差分时钟拓分析

差分时钟拓扑分析PegasusYU一、 仿真条件采用差分时钟缓冲驱动器SY100EP14作为驱动器和接收器。将IBIS模型转为Cadence仿真的DML模型，进行差分信号完整性的仿真(LVPEC)。模型采用3.3V供电的模型。仿真75MHz差分时钟信号，环境为Typicalo二、 仿真过程a)PMC推荐拓扑PWE1jHEFI<^_FE^LiiiB__―IHDKiPLFKLMl(1.1F>■i^-yPWE1jHEFI<^_FE^LiiiB__―IHDKiPLFKLMl(1.1F>■i^-yDESIGNRECECVER]3DES[GHRECEIVERL4DESIGNRECECVER]3DES[GHRECEIVERL4cbfFfiaEDTOiix.£:EHjrg.li-ugH疽Mi卧tHiEli[■f] 5lDriu££l£!CL>tL5:I&IUEB.1DES3G-H.R£C£[1£TiL：320 0OiaSE 7jp FNW Fi]：LTHS1? 2533.网737.4T3IiIECCS.ISIVEEL2OESiGH.EECZEITEX.142■] a.aia^E丁邛 e典玖鸵H tTAlEECCJl.IfUVEDL1DEWKH.EECZCTD..L^.DESICr Ld_dLff21] a.|]1>]?E T戏 FAILFill-432.54-3 网W5.6T-397.b)USI推荐拓扑r；；SigHplcrerSIG原；＞iffclk_¥ST.teipI.0Prwje-rt;nf/rwhWrBrS.™ 13间区|Eili口“ 的＜1典itttlpCflioPhlELRECE1VLE■nauiE商林＜i,JPEFJLJi'.fta^r-Sdr：-：FlHD1056a.mn我DGWIGNnr.lTElLDESIGNRECEIVER13-DESIGNRECEIVER14j±iffc)EMC推荐拓扑：DRIVERhrJlXthiqS。.顼，;£2#*曜|国为赧S-aiKEIDvtTAT■L-R-HiSlVifeTLDESIGNDKIJE1LLTtfCFFnr.rnjiE30aola.wo5G三、分析及改进很显然，上面的三种波形，都不满足时钟信号单调性的要求。EMC的设计，由于不正确的偏置，导致输入电压摆幅过大°USI的设计，没有加电源和地之间的电容，对电源平面受到的干扰考虑不足。将PMC的设计中，串接AC电容的容值改为1uf，见下图仿真波形，没有波形的优良改善。单调性仍然不过

RFCF'\^=-RFCF'\^=-DRFP卜渔FCF'EIIrLzf上面PMC推荐的拓扑，是据同事所说，PMC有这样串接AC电容的连接方式。根据打印出来的PMC差分时钟设计部分原理图，从晶振到时钟驱动芯片，没有串接AC电容。从晶振的datasheet上看，也没有推荐使用AC串接电容。所以，下面采用不串接AC耦合电容的拓扑。RECEIVERuiiiJirEDRIVER*度PrlverRECEIVERuiiiJirEDRIVER*度PrlverC7C1E(LitckTv]FuslriSKodctitledS0i3eltaiE.in5Q"工mho,HAM5l|Over-BliQiilLDVr“]KrwDiel<TIU1DIWIGm.UMTEEL.I□ISICJl.ILECIIVIKim项i：i.>]L07GE宇0T1IL-ros.4€305$.23MIL.07L.5DESIGfl.DEEYEB.2DESIEn.BECEIVIL142d0.QL05GVyuPASSFUL-7(194$:扣刑2312U9.G&L.5:DISTM.UBCTEa1□zsteh.hecetvib.13_tje200.QL05ET-1SS弛*STG1B95SB-JB9S.SEl_LJ CES]G?Tlf_ZESIG]-[ L1_血：很显然，去除AC耦合电容后，波形得到改善，接收到的时钟信号已满足单调性要求。因此，应采用PMC推荐设计（不串接AC耦合电容）。可以看到，上面的波形仍然存在塌陷，属于不良的波形，仍然有可能影响单调性。因此，需要继续进行改进。之前的偏置上下拉部分，是放在靠近驱动器的一端。根据经验，放在接收器一边将会更好的吸收反射。改进的拓扑：OR]i,'ER

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•>*学>casrO-MddJan•>*学>casrO-MddJan2L11.L9.202008DES[GNRECEIVERIrLDESIGMRECEIVERTime[ns]很明显，波形已得到很好的改善。对于时钟信号边沿的单调性要求，已达到要求。并且电平部分的过冲也得到控制。四、结论1）采用下图的拓扑方式连接差分时钟信号（即PMC的推荐）2） 提供直流偏置的电阻部分，必须放置于靠近接收器的地方。距离接收器不要超过14mm，越近越好。3） 两根耦合差分线的直流偏置部分，必须对称放置。五、进一步验证Fast和Slow是两种极限仿真条件。如果在这两种条件下，时钟能够满足信号完整性要求，那么实际的信号就不会出问题。即便不能满足Fast和Slow条件，只要typical条件下足够好，实际情况下，出问题的概论会很小。

SialDDriverleceiTerCtcI已&lltCHTO1[ns]FTSModctlitchMonotonicMoi5ellar[-T]1HE5H；N.IRIVER.2DE3ItN.RECEIVER.1^150.007771SlowPASSPASS时2__DESIGN.BRIVER.1DESI&N.KECEIUER.13_DESItN.EECEIVE1.14_diff0.007771SlowPASSFftSS93.53432HE51GN.ERIVEB.1DESIGN.RECEIVER.1350.012224FastPASSFUL31.14DE5I&N.BEIVEfi.ZDE5I&N.JlECEIVETl.1430.O3ZZZ4FastFASSFAIL■31.1Z土 1DESIGN.BRIVER.1DESIGN.KECEIUER.13_DESItN.EECEIVE1.14_diff0.012224FastPASSPASS123.7393DESIGN.URIVEE.1DESIGN.LECEI1/ER.1350.01056TmPASSFftIL-65.393HESIGN.ERIVEB.2DESItN.RECEIVER.1^150.01056TyjFAILFAIL-868.L5芝...............HE51GN.IRIV