第6章时序逻辑电路

第六章时序逻辑电路6.1时序逻辑电路的分析6.1.1时序逻辑电路的结构及特点在数字系统中，逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路的特点是输出只与当前的输入有关，与电路以前的状态无关；时序电路在某一时刻的输出不仅与当前时刻的输入有关，而且还与电路的历史状态有关，也就是说时序逻辑电路具有记忆功能，其记忆功能是通过触发器电路实现的。第六章时序逻辑电路6.1.2时序逻辑电路的分类同步时序逻辑电路中，电路的状态是在统一的时钟信号的控制下同时变化的，如果没有时钟信号，即使输入信号发生变化，电路的状态也不会改变。时序逻辑电路可以分为两大类：同步时序逻辑电路和异步时序逻辑电路。6.1.3同步时序逻辑电路分析第六章时序逻辑电路时序逻辑电路的分析是根据给定的电路，写出它的方程、列出状态转换表、画出状态转换表和时序图，然后分析电路的功能。在分析时序电路时，可不考虑时钟条件。同步时序电路分析的一般步骤：（1）从给定的逻辑电路图中写出各触发器的驱动方程（即每一触发器输入控制端的函数表达式）和输出方程；第六章时序逻辑电路（2）将驱动方程代入相应触发器的特性方程，得到各触发器的状态方程（也称为次态方程），从而得到由这些状态方程组成的整个时序电路的状态方程组；（3）将电路现态的各种取值代入状态方程和输出方程，求出相应的次态和输出，从而列出状态转换表；（4）分析电路的功能，画出电路的状态转换图和时序图；（5）判断电路能否自启动。能自启动：存在无效状态，但无效状态之间没有第六章时序逻辑电路形成循环，电路能进入有效状态。不能自启动：无效状态间形成循环而不能进入有效状态。[例6.1]试分析图示电路的逻辑功能，并画出状态转换图和时序图。例6.1时序逻辑电路第六章时序逻辑电路

第六章时序逻辑电路

(3)将电路现态的各种取值代入状态方程（6.7）和输出方程（6.4）得状态转换表。

第六章时序逻辑电路

例6.1所得的状态转换表第六章时序逻辑电路（4）分析电路的功能，画电路的状态转换图和时序图1）电路的功能由表可见：电路在输入第6个脉冲CP后返回原来状态000，同时在Y端输出一个进位脉冲下降沿。以后再输入脉冲，将重复上述过程。该电路能是对输入脉冲CP进行六进制计数，并在Y端输出脉冲下降沿作为进位输出信号。所以，此时序电路为六进制计数器。第六章时序逻辑电路2)状态转换图例6.1中的状态转换图3)时序图由状态转换表同样可得时序图例6.1中的时序图第六章时序逻辑电路(5)判断电路能否自启动由状态转换表可知，电路中的无效状态为：110和111。将无效状态带入状态方程（6.7）和输出方程（6.4），可知，从无效状态可以进入有效状态，无效状态间不能形成死循环，所以，该电路能够自启动。例6.1中含无效状态的状态转换图第六章时序逻辑电路在异步时序逻辑电路中，触发器的状态变化不是同时发生的，这种电路中没有统一的时钟信号或者只有部分触发器有统一的时钟信号，任何输入信号的变化都可能引起异步时序逻辑电路状态的立刻发生变化。6.1.4异步时序逻辑电路分析分析异步时序电路时需写出时钟方程，并特别注意各触发器的时钟条件何时满足，具体分析过程比同步时序电路复杂。第六章时序逻辑电路[例6.2]试分析图示电路的逻辑功能，并画出状态转换图和时序图。解：由图可见，JK触发器不都受时钟信号CP的控制，所以，该电路为异步时序逻辑电路。分析如下：(1)写出各触发器的时钟方程、驱动方程和输出方程:第六章时序逻辑电路

第六章时序逻辑电路(2)将驱动方程代入相应JK触发器的特性方程，得到各触发器的状态方程，即将式（6.8）、（6.10）带入式（6.6），可得各状态方程：

(3)将电路现态的各种取值代入状态方程（6.11）和输出方程（6.9）得状态转换表。第六章时序逻辑电路

设电路初始状态为Q2Q1Q0=000，利用[例6.2]中的分析法，可得其状态转换表如表所示：例6.2所得的状态转换表第六章时序逻辑电路4）分析电路的功能，画电路的状态转换图和时序图1）电路的功能由表可见：此电路构成异步五进制计数器，并由Y输出进位脉冲信号的下降沿。2)状态转换图例6.2中的状态转换图第六章时序逻辑电路3)时序图由状态转换表同样可得时序图例6.2中的时序图第六章时序逻辑电路6.2集成计数器计数器是一种对输入脉冲进行计数的时序逻辑电路。计数器不仅可以计数，还可以实现分频、定时和执行数字运算等功能。计数器的种类很多，可按以下方式进行分类:(1)按计数进制分类，可以分为二进制计数器、十进制计数器和任意进制计数器。(2)按计数器中的时钟控制方式不同，可分为同步计数器和异步计数器。第六章时序逻辑电路(3)按计数增减分类，可以把计数器分为加法计数器、减法计数器和可逆计数器。6.2.1异步二进制加法计数器触发器构成的异步二进制加法计数器第六章时序逻辑电路

第六章时序逻辑电路异步二进制加法计数器时序图用触发器实现异步二进制计数器的连接方式：将触发器接成T’触发器，然后级联，将计数脉冲，CP从最低位时钟端输入，其他各位时钟端接法如表所示。第六章时序逻辑电路计数器的连接方式6.2.2同步二进制计数器JK触发器组成的同步二进制加法计数器第六章时序逻辑电路

同步二进制加法计数器，将触发器接成T触发器，各触发器都用计数脉冲CP触发，最低位触发器的T输入为1，其他触发器的T输入为其低位各触发器输出信号相与，进位输出信号Y为所有T触发器输出信号相与。第六章时序逻辑电路6.2.3集成计数器常用TTL型MSI计数器第六章时序逻辑电路（1）74LS29074LS290是二—五—十进制异步计数器，其引脚图、简化结构框图如图所示。

它包含两个独立的下降沿触发的计数器，即模2(二进制)和模5(五进制)计数器，第六章时序逻辑电路74LS290的功能如下表所示第六章时序逻辑电路

如图(a)所示，当计数脉冲从CP0输入，CP1不加信号时，Q0端输出2分频信号，即实现二进制计数。当CP0不加信号，计数脉冲从CP1输入时，Q3Q2Q1端输出实现五进制计数（如图(b)）。(a)一位二进制计数器(b)异步模5计数器第六章时序逻辑电路[例6.3]试用74LS290实现十进制计数器解：分析：因为74LS290具有一个模2和一个模5计数器，所以，只需将两个计数器级联即可得到十进制计数器。（a）8421BCD码接法（b）8421BCD码接法74LS290构成的十进制计数器第六章时序逻辑电路

要实现十进制计数，可以先模2计数后模5计数，如图（a）所示，由Q3Q2Q1Q0输出，最高位Q3作进位输出，为8421BCD码接法；也可如图（b）所示，先模5计数，后模2计数，由Q0Q3Q2Q1输出，最高位Q0作进位输出，为5421BCD码接法。(2)4位二进制同步计数器74LS16174LS161是4位二进制(模16=24)同步计数器，具有计数、保持、预置、清0功能，其传统逻辑符号如下图所示。第六章时序逻辑电路(a)引脚(b)逻辑符号74LS161引脚和逻辑功能图CP为计数脉冲输入端，为清0端，是置数端，和是工作状态控制端，～是并行输入数据端，为进位信号输出端，～是计数器状态输出端，其中，为最高位，为最低位。第六章时序逻辑电路4位同步二进制计数器74LS161的功能表74LS161的功能表如下表所示4位二进制同步计数器74LS163与74LS161的唯一区别在于74LS163是同步清零的，而74LS161是异步清0的。第六章时序逻辑电路[例6.3]试分别利用CT74LS161和CT74LS163的清0功能构成六进制计数器。解：1）利用74LS161的置0功能构成六进制计数器分析：因为74LS161为异步清0，即只要清0端的电平有效，计数器立刻清零。因此，应在输入第6个CP脉冲后，用S6=0110作为控制信号去产生清零信号，然后加到异步清0端，使计数器立即清0。①写出清零控制信号的二进制代码，即S6=0110；第六章时序逻辑电路

利用74LS161清0功能构成六进制计数器第六章时序逻辑电路利用清0法构成N进制同步计数器的步骤：①写出需要反馈清0信号时所对应的计数状态，异步清0计数器所对应的计数状态为SN，同步清0计数器所对应的计数状态为SN-1；②写出反馈清0函数，即根据SN（异步，同步为SN-1）和置0端的有效电平写出清0输入信号的表达式；③画连线图，注意反馈清0函数的连线方法。第六章时序逻辑电路

第六章时序逻辑电路③画连线图，如图所示。利用74LS163清0功能构成六进制计数器第六章时序逻辑电路利用清0法构成N进制同步计数器的步骤：①写出需要反馈清0信号时所对应的计数状态，异步清0计数器所对应的计数状态为SN，同步清0计数器所对应的计数状态为SN-1；②写出反馈清0函数，即根据SN（异步，同步为SN-1）和置0端的有效电平写出清0输入信号的表达式；③画连线图，注意反馈清0函数的连线方法。第六章时序逻辑电路利用置数法构成N进制同步计数器的步骤大致：①确定N进制计数器需用的N个计数状态，并确定预置数；②写出加反馈置数时所对应的计数器状态，异步置数时，写出SN对应的二进制代码，同步置数时，写出SN-1对应的二进制代码；③写出反馈置数函数，根据SN(或SN-1)和置数端的有效电平写出置数信号的逻辑表达式；④画连线图。第六章时序逻辑电路[例6.4]试利用74LS161的同步置数功能构成六进制计数器。解：①确定该六进制计数器所用的计数状态，并确定预置数选择选择计数状态为0000~0101，取置数输入信号为D3D2D1D0=0000。②由于74LS161是同步置数，所以，需要写出SN-1的二进制代码SN-1=S6-1=S5=0101第六章时序逻辑电路

(a)“0000~0101”计数(b)“0100~0101”计数

如果置数输入信号为D3D2D1D0=0100，则计数状态为0100~1001。可得六进制计数器如图（b）。第六章时序逻辑电路(3)同步十进制计数器74LS160

同步与异步二进制计数器的异同一样，同步与异步十进制计数器的功能和工作波形相同，但时钟控制方式及电路构成不同。第六章时序逻辑电路6.3用集成计数器实现时序逻辑电路6.3.1用集成计数器实现大容量计数器将模M1、M2、…、Mm的计数器串接起来(称为计数器的级联)，可获得模N小于M1•M2•…•Mm的大容量N进制计数器。可将两片74LS161级联组成8位二进制（256进制）同步加法计数器。第六章时序逻辑电路如下图所示，电路为并行进位方式的接法。如下图所示电路是串行进位方式的接法第六章时序逻辑电路[例6.5]用两片74LS161构成42进制同步计数器。

第六章时序逻辑电路6.3.2用集成计数器实现顺序脉冲发生器数字电路中，能产生一组在时间上有一定先后顺序的脉冲信号的电路称为顺序脉冲发生器，也称节拍脉冲发生器。4位序列脉冲发生器的时序图如图所示。4位序列脉冲发生器的时序图第六章时序逻辑电路把集成计数器74LS161和3线-8线译码器74LS138结合起来，可以构成8输出的MSI顺序脉冲发生器。74LS161构成的顺序脉冲发生器第六章时序逻辑电路其时序图如下图74LS161构成的顺序脉冲发生器时序图第六章时序逻辑电路6.3.3用集成计数器实现序列信号发生器序列信号发生器是能够产生一组特定的串行数字信号的电路，它可以用移位寄存器或计数器实现。常见的序列信号发生器使用计数器和数据选择器组成。产生8位序列信号11010001的序列新号发生如右图所示。用计数器和数据选择器组成的序列信号发生器第六章时序逻辑电路6.4寄存器寄存器用于存储数据，是由一组具有存储功能的触发器构成的。一个触发器可以存储1位二进制数，要存储n位二进制数需要n个触发器。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器具有数据移位功能。第六章时序逻辑电路6.4.1基本寄存器基本寄存器中的触发器只具有置1和置0功能。用基本触发器、同步触发器、主从触发器和边沿触发器均可实现。

右图为用边沿D触发器组成的4为寄存器。第六章时序逻辑电路下表为基本寄存器74LS175的逻辑功能表第六章时序逻辑电路6.4.2移位寄存器移位寄存器不仅具有存储功能，而且存储的数据能够在时钟脉冲控制下逐位左移或者右移。

根据移位方式的不同，移位寄存器分为单向移位寄存器和双向移位寄存器两大类。(1)单向移位寄存器(a)右移寄存器第六章时序逻辑电路(b)左移寄存器

以右移寄存器为例，当CP上升沿到来，串行输入端Di送数据入FF0中，FF1～FF3接受各自左边触发器的状态，即FF0～FF2的数据依次向右移动一位。