Verilog硬件描述语言实例

10.6

D触发器//例10.6.1moduled_ff(q,d,clk); outputq;inputd,clk;

regq; always@(posedge

clk) q=d;

endmodule

1.

Verilog

语言描述2.

程序说明上升沿和下降沿检测语句功能表

From\to01XZ0noposedgeposedgeposedge1negedgeNonegedgenegedgeXnegedgeposedgenoNoZnegedgeposedgenoNo上升沿触发指变量值从0变为1、0变为x和z、或者从x，z变为1，用posedge表示。下降沿触发指变量值从1变为0、1变为x和z或者从x，z变为0，用negedge表示。3．仿真结果例10.6.1的仿真电路图：

例10.6.1的仿真波形图：

Verilog语言有两种赋值方式：连续赋值assign和过程赋值。过程赋值用来更新寄存器类型变量的值，过程赋值包括阻塞赋值“=”和非阻塞赋值“<=”两种。//例10.6.2moduled_ff(q1,q2,d,clk); outputq1,q2;inputd,clk;

regq1,q2; always@(posedge

clk) beginq1=d;q2=q1;end

endmodule阻塞赋值：

阻塞赋值“=”：这种赋值方式是立即执行。也就是说执行下一条语句时，q1已等于d。在clk时钟的上升沿，q1=d和q2=q1两条语句是先后执行的，最后结果相当于q1n+1=dn，q2n+1=qn+1=dn。非阻塞赋值：

//例10.6.3moduled_ff(q1,q2,d,clk); outputq1,q2;inputd,clk;

regq1,q2; always@(posedge

clk) begin q1<=d;q2<=q1;end

endmodule

非阻塞过程赋值语句不会阻塞进程，直到整个块的操作执行完才一次完成赋值操作。用于几个寄存器需要同一时刻赋值的情况。q1n+1=dn，q2n+1=q1n=dn-1例10.6.2的仿真波形图：例10.6.3的仿真波形图：

10.7

计数器10.7.14位二进制加法计数器1.Verilog语言描述//例10.7.1modulecount4(out,reset,clk);output[3:0]out;inputreset,clk;reg[3:0]out;always@(posedge

clk)beginif(reset)out<=0;//同步清零elseout<=out+1;//计数end

endmodule2.

程序说明这个计数器只有同步复位和计数功能。时钟的上升沿有效，当clk信号的上升沿到来时，如果清零信号为1，则计数器清零，否则计数器进行计数。3．仿真结果例10.7.1的仿真电路图

例10.7.1的仿真波形图:

由仿真电路图可知例10.7.1实现了4位二进制加法计数器的逻辑功能。reset为高电平时，计数器清零。10.7.2同步置数同步清零加法计数器

//例10.7.2modulecount(out,data,load,reset,clk);output[7:0]out;input[7:0]data;inputload,clk,reset;reg[7:0]out;always@(posedge

clk)//clk上升沿触发beginif(!reset)out<=8'h00;//同步清零，低电平有效elseif(!load)out<=data; //同步预置elseout<=out+1; //计数end

endmodule1.

Verilog

语言描述2.程序说明

clkresetloadout0x清零10置数（data）11计数计数器功能表

这是一个8位计数器，计数范围为0到255，上升沿到来时计数，具有同步置数和同步清零功能，在时钟的上升沿进行判断。3．仿真结果例10.7.2的仿真波形图：

由图可知，当reset=0时，计数器清零；reset=1、load=0时计数器置数；当reset=1、load=1时，计数器计数。10.7.3

异步清零计数器1.Verilog语言描述//例10.7.3modulecount2(out,reset,clk);output[7:0]out；inputclk,reset；reg[7:0]out；always@(posedge

clkornegedgereset)begin

if(!reset)out<=0；elseout<=out+1; //计数end

endmodule2.

仿真结果例10.7.3的仿真电路图：

例10.7.3的仿真波形图：

10.7.4扭环型计数器态序Q3Q2

Q1Q0F态序Q3Q2Q1Q0F000001000101110001110010211001201001311101310101411110411010501110501101600110610110700010701010扭环型计数器状态转换表

1.Verilog语言描述//例10.7.4modulejohnson(clk,clr,out);inputclk,clr;output[3:0]out;reg[3:0]out;always@(posedge

clkornegedge

clr)beginif(!clr)out<=4'h0;elsebeginout<=(out>>1);out[3]<=~out[0];endend

endmodule2．程序说明程序行1的out<=(out>>1)语句使用了右移运算符来实现右移运算功能，移位运算符包括右移位运算符“>>”和左移位运算符“<<”。其使用方法如下：

a>>n

或a<<n

a代表要进行移位的操作数，n代表要移几位。这种移位运算都用0来填补移出的空位。3.

仿真结果例10.7.4的仿真电路图：例10.7.4的仿真波形图：10.8状态机

在有限的状态内，在时钟的驱动下，通过给定初始状态，能够自动完成状态间的循环和相应状态输出的时序逻辑电路。1.状态机的概念0/00/01/01/01/01/10/00/010状态转换图din/op用触发器设计状态机用触发器设计状态机C11J1KFF1C11J1KFF2dinCPop23（b）Mealy型状态机结构图

（a）Moore型状态机结构图输出为当前状态的函数。输出为当前状态和输入的函数。2.状态机的分类10.8.1Moore型状态机Moore型状态机的结构图：

Moore型状态机的状态图

modulemoore(clk,din,op);inputclk,din;outputop;reg[1:0]current_state,next_state;regop;parameterS0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;//第一个always进程——时序逻辑电路always@(posedge

clk)begincurrent_state<=next_state;endS0:beginop=0;

if(din==0)

next_state=S0;

else

next_state=S1;end//第二个always进程——组合逻辑电路always@(current_stateordin)begincase(current_state)S1:beginop=1;if(din==1)

next_state=S1;

else

next_state=S2;endS2:beginop=0;

if(din==1)

next_state=S2;

else

next_state=S3;endS3:beginop=0;

if(din==0)

next_state=S3;

else

next_state=S0;enddefault://case缺省项，防止产生锁存器beginop=0;

next_state=S0;endendcaseendendmodule

(4)Mealy型状态机的Verilog语言描述

Mealy型状态机结构图

Mealy型状态机状态图

Mealy型：输出是当前状态和输入的函数。module

mealy_machine(clk,din,op);inputclk,din;outputop;reg[1:0]current_state,next_state;regop;parameterS0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;//第一个always进程——时序逻辑电路always@(posedge

clk)begincurrent_state<=next_state;end//第二个always进程always@(current_stateordin)begincase(current_state)S0:begin

if(din==0)begin

next_state=S0;op=0;end

elsebegin

next_state=S1;op=1;endendS1:begin

if(din==1)begin

next_state=S1;op=1;end

elsebegin

next_state=S2;op=0;endendS2:begin

if(din==1)begin

next_state=S2;op=0;end

elsebegin

next_state=S3;op=1;endendS3:begin

if(din==0)begin

next_state=S3;op=0;end

elsebegin

next_state=S0;op=1;endenddefault:begin//case缺省项，防止产生锁存器op=0;

next_state=S0;endendcaseendendmoduleMealy型状态机的仿真波形图Moore型状态机的仿真波形图输入或状态改变时，输出立即改变。状态的变化决定输出的变化。仿真结果自动售货机功能：(4)用状态机设计一个自动售货机

它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角钱硬币后机器自动给出一杯饮料；投入两元（两枚一元）硬币后，在给出饮料的同时找回一枚五角的硬币，投币时只能一个一个地投。根据设计要求，共有7个变量，分别为：clk：时钟输入；

reset：系统复位信号；

half_dollar：代表投入5角硬币；

one_dollar：代表投入1元硬币；

half_out：售货机找回一枚5角硬币信号；

dispense：机器售出一瓶饮料；

collect：提示投币者取走饮料。设计分析：输入：高位一元，低位五角；

00—不投币，01

—投币五角，10—投币一元；输出：高位为售出饮料，低位为找回五角硬币；

00—没有输出，10—售出饮料，11—售出饮料的同时找回五角硬币。状态转换图的确定one_dollar

half_dollar/dispensehalf_out/*clk：时钟；

reset:

系统复位

输入：half_dollar:投入五角硬币；one_dollar:投入一元硬币；

状态：idle:空闲状态；half:五角硬币状态；one:一元硬币状态；

输出：dispense:售出一瓶饮料；half_out:找回五角硬币；collect:提示投币者取走饮料*/Verilog语言描述modulemachine(one_dollar,half_dollar,collect,half_out,dispense,reset,clk);parameteridle=2'b00,half=2'b01,one=2'b10;input

one_dollar,half_dollar,reset,clk;outputcollect,half_out,dispense;regcollect,half_out,dispense;reg[1:0]D;//always进程always@(posedge

clk)beginif(reset)//当reset为1时，系统复位，初始为idle状态begindispense=0;collect=0;

half_out=0;D=idle;endelsecase(D)idle:if(half_dollar)begindispense=0;collect=0;

half_out=0;D=half;endelseif(one_dollar)begindispense=0;collect=0;

half_out=0;D=one;endelsebegindispense=0;collect=0;

half_out=0;D=idle;endhalf:

if(half_dollar)begindispense=0;collect=0;

half_out=0;D=one;

endelseif(one_dollar)begindispense=1;

collect=1;

half_out=0;D=idle;endelsebegindispense=0;collect=0;

half_out=0;D=half;endone:

if(half_dollar)begindispense=1;collect=1;

half_out=0;D=idle;endelseif(one_dollar)begindispense=1;collect=1;

half_out=1;D=idle;endelsebegindispense=0;collect=0;

half_out=0;D=one;enddefault://case缺省项begindispense=0;collect=0;

half_out=0;D=idle;endendcase

endendmodule自动售货机的仿真波形图：仿真结果连续两次投入一元硬币后输出结果。连续三次投入五角硬币后输出结果。【10-5】某雷达站有三部雷达A、B、C，其中A和B的功率消耗相等，C的功率是A的两倍。这些雷达由两台发电机X和Y供电，发电机X的最大输出功率等于雷达A的功率消耗，发电机Y的最大输出功率是X的3倍。要求设计一个逻辑电路，能够根据各个雷达的启动和关闭信号，以最节约电能的方式控制发电机X和Y的启动、停止。要求：1．由题意列出真值表(标明相关逻辑变量的逻辑定义)；2．写出Verilog语言描述。moduletcm(a,b,c,X,Y); inputa,b,c; outputX,Y;

regX,Y; always

begin

if(((a==0)&&(b==0))&&(c==0))

begin X=0;Y=0;

end

elseif(((a==0)&&(b==0))&&(c==1))

begin X=0;Y=1;

end

方式一：elseif(((a==0)&&(b==1))&&(c==0))

begin X=1;Y=0;

endelseif(((a==0)&&(b==1))&&(c==1))

begin X=0;Y=1; endelseif(((a==1)&&(b==0))&&(c==0))

begin X=1;Y=0;

endelseif(((a==1)&&(b==0))&&(c==1))

begin X=0;Y=1;

end

elseif(((a==1)&&(b==1))&&(c==0))begin X=0;Y=1;

endelse

begin

X=1;Y=1;

endendendmodule

moduletcm(a,b,c,X,Y); inputa,b,c; outputX,Y;

regX,Y; always@(aorborc)case(｛a,b,c｝)3'b000:｛X,Y｝=2'b00;3'b001:｛X,Y｝=2'b01;3'b010:｛X,Y｝=2'b10;3'b011:｛X,Y｝=2'b01;3'b100:｛X,Y｝=2'b10;3'b101:｛X,Y｝=2'b01;3'b110:｛X,Y｝=2'b01;3'b111:｛X,Y｝=2'b11;default:｛X,Y｝=2'bx;endcaseendmodule方式二：【10-6】用FPGA器件实现一个用于步进电机驱动电路的序列脉冲发生器，步进电机有ABCDE

五相绕组，工作时的导通顺序为AB--ABC--BC--BCD--CD--CDE--DE--DEA--EA--EAB--AB。要求：1．列出状态转换表；2．用VerilogHDL语言编写程序。CPQa

QbQc

Qd

Qe01100011110020110030111040011050