VerilogHDL硬件驱动设计

VerilogHDL硬件驱动电路设计湖北师范学院田开坤2014.10课堂练习分频电路10Hz3bits

计数器38

译码器数据

比较器50M3clk_10Hz.v(clk,clr,clko)cnt_3bits.v(clk,clr,q)ym_38.v(a,y)bj.v(a,y)moduletop(clk,clr,[7:0]y,out);wireckinside;wire[2:0]cnt_d;clk_10HzAA(.clk(clk),.clr(clr),.clko(ckinside));cnt_3bitsBB(.clk(ckinside),.clr(clr),.q(cnt_d));ym_38CC(.a(cnt_d),.y(y));bjDD(.a(cnt_d),.y(out));endmoduleckinsidecnt_d50M-10Hz分频电路，5Minputclk,clr;outputclko;reg[21:0]counter;regclko;always@(posedgeclkornegedgeclr)begin if(counter<5M/2-1)counter=coutnter+1; elsebegincounter=0;clko=!clko;endend3bits计数器inputclk,clr;output[2:0]q;reg[2:0]q;always@(posedgeclkornegedgeclr)if(!clr)q=0;elseq=q+1;3bits比较器input[2:0]a;outputy;wirey;assigny=(a<3’H3)?1:0;38译码器input[2:0]a;output[7:0]y;always@(a)begincase(a)0:y=8'b00000001;1:y=8'b00000010;2:y=8'b00000100;3:y=8'b00001000;4:y=8'b00010000;5:y=8'b00100000;6:y=8'b01000000;

default:y=8'b10000000;endcaseend数码管驱动电路关于数码管关于数码管CLK计数器LED灯驱动一只共阴极7段数码管循环显示0~98FPGA时钟计数器字符译码分频器div_clk.v(clk,clko)cnt9.v(clk,q)deled.v(d,y)inputclk_50m;output[6:0]y;wireclk_1hz;wire[3:0]num;div_clkAA(.clk(clk_50m),.clko(clk_1hz));cnt9BB(.clk(clk_1hz),.q(num));deledCC(.d(num),.y(y));字符译码电路input[3:0]d;output[6:0]y;wire[6:0]y;assigny=(d==0)?“0”:(d==1)?”1”:”2”:…:(d==9)?”9”:7’b000_0000;0~9计数器电路inputclk;output[3:0]q;reg[3:0]q;always@(posedgeclk)beginif(q<9)q=q+1;elseq=0;end分频器电路:50Mhzinputclk;outputclko;regclko;reg[n:0]cnt;always@(posedgeclk)beginif(cnt<??)cnt=cnt+1;elsebegincnt=0;clko=!clko;endend数码管显示的计数器结构框图8字符

译码数据input[3:0]d;outputa,b,c,d,e,f,g,p;always@(d)begincase(d)

0:{a,b,c,d,e,f,g,p}=8’HFC;1:{a,b,c,d,e,f,g,p}=8’H60;2:{a,b,c,d,e,f,g,p}=8’HFA;...

default:{a,b,c,d,e,f,g,p}=8‘H00;endcaseend数码管显示的计数器结构框图8字符

译码数据8…驱动器(145)3bits计数器数据选择器时

钟分频50M数码管显示的计数器结构框图8字符

译码8…驱动器(145)扫描驱动电路数据选择器0~9计数器0~9计数器…1Hz数码管显示的计数器结构框图数码管

驱动电路0~9计数器0~9计数器……1Hz8.8...850M分频器inputclk,clr;output[3:0]q,c;always@(…)if(q<9)beginq=q+1;c=0;endelsebeginq=0;c=1;end数据选择器input[2:0]sel;output[3:0]d;assignd=(sel==3’H0)?2:(sel==3’H1)?0:(sel==3’H2)?1:…4:…1:…0:…2:7;7段LED字符译码器7段LED字符译码器moduledeled(num,a,b,c,d,e,f,g);input[3:0]num;outputa,b,c,d,e,f,g;assign{a,b,c,d,e,f,g}=(num==0)?7’b#######:(num==1)?7’b#######:……7’b########;endmodule7段LED字符译码器reg

a,b,c,d,e,f,g;always@(num)begin

case(num) 0:{a,b,c,d,e,f,g}=7’b########;1:{a,b,c,d,e,f,g}=7’b########;……

default:{a,b,c,d,e,f,g}=7’b0000000;endendmodule7段LED字符译码器moduledeled(D,a,b,c,d,e,f,g);input[3:0]D;outputa,b,c,d,e,f,g;assign{a,b,c,d,e,f,g}=(D==0)?#######: (D==1)?#######: ………. (D==9)?#######;endmodule7段LED字符译码器reg

a,b,c,d,e,f,g;always@(D)begincase(D)1:{a,b,c,d,e,f,g}=7’b011000000;2:{a,b,c,d,e,f,g}=7’b#######;……7:{a,b,c,d,e,f,g}=7’b#######;

default:{a,b,c,d,e,f,g}=7’b0000000;

endcaseend0～9计数器进位允许进位允许进位允许0～9计数器0～9计数器0～9计数器数据

选择器数码管

单元电路计数时钟扫描时钟字符译码扫描计数器A[3..0]B[3..0]C[3..0]D[3..0]Q[3..0]SEL[1..0]a,b,c,d,e,f,g9999计数器0～9计数器进位允许进位允许进位允许0～9计数器0～9计数器0～9计数器数据

选择器数码管

单元电路计数时钟扫描时钟字符译码扫描计数器A[3..0]B[3..0]C[3..0]D[3..0]Q[3..0]SEL[1..0]a,b,c,d,e,f,g9999计数器多位数码管并联驱动moduletop(clk,clr,d,s);inputclk,clr;output[6:0]d;output[1:0]s;wire[3:0]num;wirek0;mux41MA(.A(1),.B(2),.C(3),.D(4),.Q(num),.S(s));deledDB(.num(num),.d(d));c_scanSC(.clk(ck0),.q(s));div_clkCD(.clk(clk),.clr(clr),.k0(k0));endmodule数码管扫描驱动电路时钟十进制计数器十进制计数器数据选择器扫描计数器时钟2数码管电路数码管显示计数器完整框图复位字符译码器按键输入一般逻辑输入带锁存状态输入时钟输入复位输入按键——多功能计数器设计通过一个按键选择计数模式按键一次，计数模式切换一次加减计数器时钟复位模式选择Q[7:0]modulecounter(clk,clr,ms,q);inputclk,clr,ms;output[7:0]q;reg[7:0]q;regstate;always@(posedgemsornegedge

clr)

if(!clr)state=0; elsestate=!state;always@(posedge

clkornegedge

clr)begin

if(!clr)q=0; elsebegin

if(state)q=q+1; elseq=q-1; endendendmoduleLED驱动一般电平驱动亮度调整花样灯蜂鸣