PC机的总线结构和时序

微机原理及应用本章主要内容：4.1总线及时序4.2IBMPC/XTCPU子系统4.3IBMPC的系统总线及时序4.4PC机的其它总线4PC机的总线结构和时序微机的总线结构

l

总线的分类按照总线在微机中所处位置和功能范围不同，可把总线分为以下4类：1．片内总线：连接芯片内各功能部件，在芯片内部，如CPU内部总线2．片级总线：在一块印制电路上连接各芯片，如主机板上CPU与外围芯片的互连。3．系统总线：系统底板上实现主机板与扩展板连接的总线，如连接显卡、声卡的总线，是微机特有的一种总线，也称板级总线。4．外总线：用于微机系统和微机系统之间或微机系统与其它电子仪器设备的连接，不是微机所特有，一般是借用电子工业的标准，所以又称通信总线，如RS-232、IEEE-488、IEEE-1394等。8088CPU引脚图VccA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2/(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREDAYRESETGNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND12345678910111213141516171819204039383736353433323130292827262524232221最大组态(最小组态)一、地址/数据总线二、地址/状态总线三、与CPU工作方式无关的控制线四、与CPU工作方式相关的控制线五、电源和地线8088的引脚分类

l

（片间）总线的三态性三态：指输出有逻辑高电平、逻辑低电平和浮空三种状态。当处于浮空状态时，总线电路呈现极高的输出阻抗，如同与外界隔绝一样。总线电路的这种三态性，既保证了在任何时刻，只允许此刻进行信息交换的设备占用总线，其他设备与总线完全脱离，不会影响信息的正常传递，又为其他快速信息传递方式(如DMA)提供了必要条件。总线的三态性是现在问世的所有微处理器的共性。微处理器(包括8088/8086)的地址总线、数据总线及部分控制总线均采用三态缓冲器式总线电路。微机的总线结构

8088引脚的分时复用

l

8086/8088地址/数据线的分时复用特性为了减少芯片上的引脚数目，8086/8088CPU都采用了分时/复用的地址/数据、地址/状态总线。当CPU执行存储器读写或I/O读写操作时，在T1状态时要给出被访问单元或端口的地址，然后再在读/写信号的控制下，传送要读/写的数据。所以地址信息和数据信息的传送在时间上有先后次序，可以分时共用总线。时钟周期(T状态)：时钟周期是CPU处理动作的最小时间单位。微机系统的操作都是在系统时钟的严格控制下按顺序进行的。8088CPU的标准时钟频率为5MHz，故其时钟周期或一个T状态为200ns。在IBMPC中，系统时钟频率为4.77MHz，故一个T状态为210ns。总线周期：CPU访问一次存储器或输入输出端口所需的时间。访问一次即进行一次读或写。对于8088CPU，一次读/写只能读/写一个字节。而8086CPU，一次读/写能读/写一个字。基本总线周期：一个基本总线周期由4个T状态组成，即T1、T2、T3、T4。各状态时操作如下：T1：CPU输出存储器或I/O口地址信息并锁存；T2：CPU输出读/写控制信号；T3：数据有效；T4：完成数据传送。总线周期的概念

在使用8088CPU构成一个微机系统时，根据所连的存储器和外设规模的不同，CPU有两种不同的工作模式（组态）。当系统规模较小时，系统的控制总线可直接由CPU的控制线供给，称为最小工作模式或最小组态。当系统规模较大时，要求有较强的驱动能力和控制能力，8088CPU需要借助总线控制器8288来形成各种控制信号，称为最大工作模式或最大组态。8088CPU通过其P33引脚来区分它是处于最大组态还是最小组态，最大组态时该引脚接地，最小组态时该引脚接+5V电源。PC/XT系统是最大组态。8088CPU的两种工作模式8088CPU的两种组态最小组态：一般是单处理器系统最大组态：一般是多处理器系统：主处理器，协处理器。协处理器：8088CPU常用的协处理器有：数学协处理器8087；输入/输出协处理器8089。它们都有自己的指令系统，可以对其编制程序。

最小组态最大组态P33MN/MX接5V P33MN/MX接地构成单处理器系统 构成多处理器系统控制信号由CPU提供控制信号由8288提供P170P1728088的引脚功能

一、地址/数据总线AD7~AD0：分时复用，三态，需地址锁存A15~A8：地址线，输出，三态二、地址/状态总线A19~A16/S6~S3：输出，三态。访问存储器时，T1状态时输出存储器的最高4位地址，需外部锁存。访问外设时，这4位不用，T1状态时全为低。在T1状态之后，这些线切换为状态信息，供CPU使用。8088的引脚功能A19~A16/S6~S3：S4,S3：编码，指明当前正使用的段寄存器。其编码和使用的段寄存器如下：00为ES，01为SS，10为CS，11为DS。S5：输出,指明中断允许标志IF的当前状态。S6：没定义，始终为低电平。在DMA方式时，这些线处于三态。8088的引脚功能三、与CPU工作方式无关的控制线（8条）P32RD：读信号，输出，三态。进行存储器或I/O端口读操作，被访问单元使用这个信号打开数据门，使数据进入数据总线。P22READY：输入。CPU寻址的存储器或I/O设备送来的响应信号，高电平有效。当其有效时，将进行数据传送。CPU在T3周期的开始采样此线。若为低，则在T3周期结束后插入TW周期，直至READY线变高后，则在此TW周期结束后，进入T4周期，完成数据传送。P18INTR：输入可屏蔽中断请求信号，电平触发输入信号，高电平有效。CPU在每条指令周期的最后一个T状态的起始时刻采样这条线，以决定是否进入中断响应周期。P17NMI：输入非屏蔽中断请求信号，边沿触发信号，上升沿有效。此线上的中断请求信号不能被IF标志屏蔽。若有请求，CPU同样是在现行指令结束后响应。8088的引脚功能8088的引脚功能P21RESET：复位信号，输入，该信号使处理器立即结束现行操作。该信号必须保持高电平至少四个时钟周期，以完成内部的复位过程。复位后，F、IP、DS、ES、SS和指令队列都被清除，CS=0FFFFH。所以当其变低时，CPU将从0FFFF0H处开始执行指令。该处为只读存储器区，放一条无条件转移指令转到引导程序。8088的引脚功能P23TEST：输入，由WAIT指令测试的信号。若为有效低电平，执行WAIT指令后面的指令，若为高电平，CPU处于空闲等待状态，重复执行WAIT指令。利用WAIT指令和这个引脚可以使处理器与外部硬件同步。

P19CLK：时钟输入信号，一般由时钟发生器8284给出。P34

8088外部数据只有8位，因此没用。在最大组态时恒接高电平。

对8086，P34是BHE/S7，它是高8位数据总线允许/状态复用引脚。8088的引脚功能四、与CPU工作方式相关的控制线和状态线最小组态下：P24INTA，CPU输出的中断响应信号P25ALE，地址锁存允许信号P26DEN，数据允许信号P27DT/R，数据收/发控制信号P28IO/M，存储器和I/O口选择信号P29WR，CPU写信号P30HOLD，输入，总线保持请求信号P31HOLA，输出，总线请求响应信号最大组态下：P24P25

（QS1）（QS0）CPU指令队列状态信号，编码见书P138表4-2。P28P27P26S2S1S0，这三条线是最大组态时8088给8288总线控制器发送控制代码的。8288根据这一组码产生有关存储器或I/O访问的总线周期和所需要的控制信号。这些状态线的编码见书P138表4-1。P29LOCK：输出，三态。该信号由前缀指令LOCK使其有效，且保持该条指令执行完毕。当其有效时，别的总线设备不能取得对系统总线的控制权。8088的引脚功能8088的引脚功能

P30P31RQ/GT0，RQ/GT1：是最大组态下DMA请求/允许信号。每一个脚都是双向的。RQ/GT0比RQ/GT1有更高的优先权。请求和允许的顺序如下：1）要占用总线的的总线主设备输送一个宽度为一个时钟周期的脉冲给8088，表示请求使用总线；2）CPU在当前总线周期的T4状态，输出一个宽度为一个时钟周期的脉冲给该总线主设备，作为让出总线的应答信号。从下一个时钟周期开始，CPU释放总线。3）当总线主设备使用总线结束后，输出一个时钟周期的脉冲给CPU，表示总线请求结束，CPU在下一个时钟周期开始又控制总线。8088的引脚功能五、电源和地线P40VCC：电源线，要求加5V±10%的电压P1P20

GND：地线。IBMPC/XTCPU子系统

IBMPC/XT的CPU子系统除了核心器件8088CPU以外，还需要附加：l

时钟发生器8284l

总线控制器8288l

地址锁存器l

数据总线驱动器等。8284A时钟发生器

8088内没有时钟发生电路，8284就是供8088/86系列使用的单片时钟发生器。它由时钟电路、复位电路、准备就绪电路3部分组成。CSYNCPCLKAEN1RDY1REDAYRDY2AEN2CLKGNDVccX1X2ASYNCEFIF/COSCRESRESET1234567891817161514131211108284引脚图8284A时钟发生器

l

时钟发生电路X1，X2：外接石英晶体连接端EFI：外部振荡源输入端F/C：使用外振源还是由X1,X2端外接晶体振荡器，低电平时外接晶体振荡器。CLK：振荡信号经3分频后产生的占空比为1/3的时钟信号(4.77MHz)PLCK：对振源信号六分频，占空比为1/2的外部时钟，供定时/计数器使用。8284A时钟发生器

l

时钟发生电路OSC：晶振频率输出端，供显示器用

PC/XT微机只使用一片8284A，外接14.31818MHz的晶体(这是IBM彩色图形卡上必须使用的频率)，OSC端输出14.31818MHz的振荡信号，CLK端输出4.77MHz的时钟信号，PCLK端输出2.38MHz的外部时钟信号。

CSYNC：时钟同步输入，为多个8284同步工作而设置，对由EFI引入的外部振荡信号同步。使用X1、X2晶振时，此脚接地。8284A时钟发生器

l

复位电路RES:复位信号输入，用于产生使系统复位的输出信号RESET，一般来自电源电路。RESET:复位信号输出，由RES经时钟同步后输出，接到CPU的RESET端，供CPU及整个系统复位用。l

准备就绪电路RDY1，RDY2：准备就绪输入信号。有效时表明设备已经准备好传送数据。AEN1，AEN2：用来决定对应的RDY信号生效与否，若有效使RDY1和RDY2产生REDAY信号，否则插入等待周期。READY：输出到CPU的准备就绪信号ASYNC：准备就绪输入信号和时钟信号进行同步的方式（两级同步或一级同步）选择输入端。8284A时钟发生器8284A的功能：l产生恒定的时钟信号对准备好信号进行同步对复位信号进行同步l外部信号RDY和RES可以在任何时候到来，8284A把它们同步在时钟下降沿时输出READY和RESET信号到CPU。8288总线控制器

当8088工作在最大组态方式时，就需要使用8288总线控制器来产生存储器和I/O端口读写操作的控制信号。在最大组态的系统中，命令信号和总线控制所需要的信号都是8288根据8088提供的状态信号S0、S1、S2输出的。IOBCLKS1DT/RALEAENMRDCAMWCMWTCGNDVccS0S2MCE/PDENDENCENINTAIORCAIOWCIOWC12345678910201918171615141312118288引脚图8288总线控制器译码器状态发生器命令信号MRDCMWTCAMWCIORCIOWCAIOWCINTA控制逻辑发生器控制信号DT/RDENMCE/PDENALES0S1S2CLKAENCENIOB8288的框图如下：

8288总线控制器l总线控制信号ALE：地址锁存允许信号DEN：数据允许信号DT/R：数据发送/接收控制信号8288总线控制器命令信号INTACPU中断响应的输出信号MRDC对存储器读命令MWTC对存储器写命令IORC对I/O口读命令IOWC对I/O口写命令AMWC提前一个时钟周期对存储器写命令AIOWC提前一个时钟周期对I/O口写命令8288总线控制器l逻辑控制信号IOB：低电平时,8288处于系统总线方式,在这种方式下，总线仲裁逻辑向8288的AEN输入端发送低电平，表示总线可供使用。在多处理器使用一组总线的系统中必须使用系统总线方式。IBM/XT的8288即工作在此方式。高电平时8288工作于I/O总线方式，此时I/O命令总是允许的。在多处理器系统中，对于外部设备和存储器总是归某个处理器使用，则可使用此方式。CLK：接8284的时钟输出信号。8288总线控制器AEN：只有在该信号有效并延迟115ns后，8288才输出命令信号和总线控制信号。即AEN为低电平时是CPU控制总线；AEN为高时是DMA控制总线。该引脚接来自总线仲裁电路的AENBRD信号。CEN：该引脚接总线仲裁电路的AEN’(即AENBRD的反相信号)。当AEN有效时，CEN为高电平，也有效，8288才处于正常工作状态MCE/PDEN：设备级联允许信号/外部数据允许信号。在IBMPC/XT中8288工作在系统总线方式，又只有一片8259，即没有8259的级联，因此该信号未使用。地址锁存器l

地址锁存器：Intel8282或74LS373当地址锁存允许信号ALE被送到373的选通端G上时，373就锁存送到它的数据输入端的数据。当把一个低电平有效的信号送给输出允许端(OE)时，373就把锁存的数据从数据输出端输出。双向总线驱动器l

双向总线驱动器8088CPU数据总线的负载能力是有限的。为了增加8088的负载能力，尤其是组建较大系统时，在8088和系统数据总线间需使用双向总线收/发驱动器。用于双向总线驱动器的芯片有8286和74LS245。G：控制驱动器A端和B端何时接通DIR：当DIR输入高电平时。数据从A传到B；当DIR输入低电平时。数据从B传到A。IBMPC/XT的控制核心系统加电时，电源正常后送来50µs的低电平信号，经8284同步后送出高电平的RESET信号给8088，使系统复位。8088处于最大组态，8288处于系统总线工作方式。当总线仲裁电路使8288的AEN为低电平时，表明8088CPU控制总线。在总线周期T1期间，8088输出地址信息，8288输出ALE地址锁存信号，将地址信息选通到地址锁存器中，并在AENBRD为低电平时把地址信息送到地址总线上。IBMPC/XT的控制核心从T2开始，AD7~AD0切换成数据总线，同时8288据S2S1S0发出数据允许信号DEN，控制数据收发器工作，把8088的的数据总线与系统数据总线接通，并发出收/发控制信号DT/R，控制数据传送的方向。8288还发出有关的读写命令，执行总线周期所规定的操作。CPU在T3状态采样其READY信号（该信号由8284对RDY1同步后产生）。若此时READY信号为低电平，则T3状态后就插入TW等待状态，并在TW状态开始时继续采样READY线，直到READY变高后才在下一个时钟周期进入T4状态，结束本次总线周期。时钟周期、总线周期和指令周期

l

时钟周期(T状态)：时钟周期是CPU处理动作的最小时间单位。微机系统的操作都是在系统时钟的严格控制下按顺序进行的。8088CPU的标准时钟频率为5MHz，故其时钟周期或一个T状态为200ns。在IBMPC中，系统时钟频率为4.77MHz，故一个T状态为210ns。8088CPU的时钟频率是由时钟信号发生器8284A提供的，它是将14.318318MHZ晶振经8284A三分频后得到的。l

总线周期：CPU访问一次存储器或输入输出端口所需的时间。访问一次即进行一次读或写。对于8088CPU，一次读/写只能读/写一个字节。而8086CPU，一次读/写能读/写一个字。总线周期发生在下列两种情况下：1）取指令时发生总线周期；2）EU在执行指令过程中要与内存或I/O口交换数据时发生总线周期。CPU在不执行总线操作时，总线处于总线空闲周期。基本总线周期：一个基本总线周期由4个T状态组成，即T1、T2、T3、T4。各状态时操作如下：T1：CPU输出存储器或I/O口地址信息并锁存；T2：CPU输出读/写控制信号；T3：数据有效；