G电子技术基础-第11章-时序逻辑电路

第11章

时序逻辑电路成都理工大学工程技术学院自动化工程系雷永锋20132/4/2023第11章时序逻辑电路11.1触发器11.2时序逻辑电路的分析11.3常用时序逻辑电路组件11.4时序逻辑电路的设计2/4/202311.1触发器11.1.1基本R-S触发器&&RDSDQQRD-RESET直接复位端SD-SET直接置位端Q,Q输出端

电路的特点（SD和RD低电平有效）

组成：用2个与非门(或或非门)构成2/4/2023R-S触发器真值表RDSDQQ

0101(复位)1010(置位)11保持原状

00不确定&&RDSDQQ011100RD=0同时SD=1时,Q=0。故RD称为复位端,或称为清0端2.逻辑功能2/4/2023R-S触发器真值表&&RDSDQQ011100RDSDQQ

0101(复位)1010(置位)11保持原状

00不确定SD=0同时RD=1时,Q=1。故SD称为置位端,或称为置1端2/4/2023&&RDSDQQR-S触发器真值表RDSDQQ

0101(复位)1010(置位)11保持原状

00不确定指R、S从01或10变成11时,输出端状态不变1111002/4/2023&&RDSDQQR-S触发器真值表RDSDQQ

0101(复位)1010(置位)11保持原状

00不确定指RD、SD同时从00变成11时,输出端状态不定0011112/4/2023R-S触发器真值表RDSDQQ

0101(复位)1010(置位)11保持原状

00不确定指RD、SD同时从00变成11时,输出端状态不定&&RDSDQQ00111111&&RDSDQQ001111110000即Q、Q也可能是01,也可能是10设计电路时此种情况应避免2/4/2023R-S触发器特点:触发器的输出有两个稳态(Q=0,Q=1或Q=1,Q=0),称为双稳态触发器，说明它有记忆功能。(2)利用加于RD和SD端的负脉冲可使触发器由一个稳态转换到另一个稳态。加入的负脉冲称为触发脉冲。(3)可以利用RD和SD对触发器直接置位或复位。

3.触发器翻转的转换时间触发器从一个状态转换到另一个状态所需的时间称为转换时间。2/4/2023（补充）R-S触发器应用举例:单脉冲发生器&&RDSDQQ+5V+5V4.7k4.7kK2/4/2023R-S触发器应用举例:单脉冲发生器&&RDSDQQ+5V+5V4.7k4.7kK2/4/2023R-S触发器应用举例:单脉冲发生器&&RDSDQQ+5V+5V4.7k4.7kKQQt正脉冲负脉冲2/4/202311.1.2同步RS触发器1．电路的组成和逻辑功能

图11-4

同步RS触发器

&&RDSDQQ&&RSCP触发器只有在同步信号（时钟脉冲信号ClockPulse）到达时才根据输入信号改变状态当CP=0时，触发器的状态不改变；CP为高电位时，状态发生相应的翻转。2/4/2023RDSDSCPQQS1SC11RRR图11-5

同步RS触发器图形符号

触发器功能表CPRSQn+1说明

100Qn

保持1011置11100清0111不定避免0

Qn

保持2/4/2023根据真值表，以S、R和

得到同步RS触发器的特性方程（11-1）

式中是约束条件，意味着S和R不能同时为1。的状态共同决定触发器的次态但应特别指出，只有在CP=1期间，特性方程才有效，并由S、R和在CP=0期间触发器被封锁，其输出状态不变。在以后的时序逻辑电路的讨论中，一般不把CP脉冲作为输入信号，而仅仅把它看作一个控制信号。;而2/4/20232.触发器的“空翻”现象要保证每来一个时钟脉冲，同步RS触发器至多翻转一次，就必须要求在时钟脉冲高电平持续时间（即CP=1），输入信号S和R保持不变。触发器发生两次、甚至多次翻转，这种现象称为触发器的“空翻”现象。同步RS触发器在计数状态下的工作:

把同步RS触发器的Q、Q分别与输入端R、S相连，就构成计数式RS触发器。

图11-6同步RS触发器接成计数型触发器2/4/2023同步RS触发器能在计数状态下正常工作对CP的宽度有严格的限制,

CP的宽度又必须大于2tpd，宽度必须在2~3tpd之间此这种类型的计数器没有实用价值

2/4/202311.1.3主从型JK触发器主从型JK触发器由两级同步RS触发器串接而成，如图11-7所示。端交叉反馈到主触发器的输入从触发器的Q、Q控制端，便构成主从型JK触发器。①当J=K=0时，触发器输入端被封锁，CP对触发器不起作用，所以，输出保持原状态。1．电路的组成和符号2.主从型JK触发器的工作原理与逻辑功能2/4/2023主触发器

从触发器图11-7主从型JK触发器2/4/2023②

当J=0，K=1时若触发器原来处于1状态则在CP=1时主触发器置0再将主触发器的状态送入从触发器，完成了置0的功能。若触发器原来处于0状态当J=0，K=1时在CP到来之后，触发器都被置0

。

③当J=1，K=0时，按同样的方法分析可知，无论触发器原状态如何，CP过后触发器的状态必定是Q=1，Q=0。④当J=K=1时，在CP=1时，将从触发器的相反状态存入主触发器；又在CP由1变为0时，将主触发器的状态送入从触发器。，每来一个时钟脉冲，触发器的状态向相反的状态翻转：Qn+1=Qn

2/4/2023JKQn+100Qn01010111

Qn表11-3JK触发器功能表

同步输入端

逻辑功能的分析，是在假设CP=1期间J、K输入信号状态保持不变的条件下进行的2/4/2023例11-1

主从型JK触发器的J、K输入信号如图11-8所示，试画出输出端Q的波形。解:

根据表11-3可画出相应的Q端的波形。图11-8

2/4/20233.异步输入端RD和SD的作用SD和RD端的作用不受CP同步控制11.1.4边沿触发型JK触发器为解决主从型JK触发器CP=1期间，J、K端的正向干扰可能使触发器产生误动作问题，产生了边沿型JK触发器。特点：它的抗干扰性能要比主从型触发器好,

边沿型触发器有正边沿和负边沿两种触发方式

负边沿触发器在下降沿触发后的状态取决于下降沿之前J、K的情况。负边沿型JK触发器的逻辑功能同主从型JK触发器2/4/2023图11-9T109双JK触发器外引线排列图

图11-1074LS76双JK触发器外引线排列图

2/4/202311.1.5.维持阻塞型D触发器&&RDSDQQ&&&&DCP符号QRDSD1DCQ2/4/20231．在CP到达前，D=1在时钟脉冲来到之前,即CP=0,此时F门的输出f=0，E门的输出e=1。在CP由0变为1后,D门的输入中因有f=0,使其输出d保持为1,C门的输入全为1,故c输出由1变0。c的0输出,一方面驱使由A、B门组成的基本触发器置1,于是Q=1,=0;另一方面反馈到E门和D门，封锁了E门和D门，使e=1、d=1，这样c=0的反馈信号既维持了置1信号（c=0）,又阻塞了置0信号,(d=0)的产生。因此在CP高电平期间,D端的变化只能引起f的变化,不会进一步引起触发器输出状态的变化。当CP再由1变为0时,C、D门被封锁，触发器的状态当然不会改变。2/4/20232．在CP到达前，D=0在时钟脉冲来到之前，即CP=0，此时e=0，f=1在CP由0变为1后，D门的输入全部为1。其输出d由1变为0，而C门则因e=0，所以其输出保持为c=1。d的0输出，一方面驱使由A、B门组成的基本触发器置0，于是Q=0，=1；另一方面又反馈到F门的输入端，封锁了信号的输入通道，使得在CP=1期间，无论D端信号如何变化，都能保持e为0、f为1，从而保证了c=1，d=0既维持了置0信号（d=0），又阻塞了置1信号（c=0）的产生，使输出Q和在CP=1期间不再变化。CP回到低电位时，C、D门被封锁，触发器的状态不会改变。2/4/2023由于当一位数置于D端时，它要待到下一个CP到来时才被传送到Q输出端，因此又把D触发器叫做延迟（Delay）触发器。DQn+10011表11-4D触发器的功能表D触发器的特性方程为:

（11-3）

2/4/202311.1.6触发器的触发方式1．电位触发方式

电位触发方式

正电位触发:

触发器只能在CP=1期间翻转，而在CP=0期间不能翻转负电位触发:

触发器只能在CP=0期间翻转，而在CP=1期间不能翻转为了在逻辑符号图上与其他两种触发方式加以区别，其CP端不加“∧”符号，而正、负电位触发则以在CP端属部有无小圆圈来区分。2/4/20232．主从触发方式

特点:

触发过程分主、从两步完成缺点:在CP=1期间，输入信号不允许变化，否则就有可能产生不符合该触发器逻辑状态表的错误结果。主从触发方式的触发器在逻辑符号图上，其CP端加“∧”符号，对于前（正）后（负）沿翻转则以在CP端属部有无小圆圈来区分。3.边沿触发方式特点:触发器只在时钟脉冲跳变时发生翻转，而在维持为0或维持为1期间，输入信号的任何变化都不会影响触发器的输出状态。2/4/2023其逻辑符号图与主从触发方式的触发器相同11.2时序逻辑电路分析时序逻辑电路由组合逻辑电路和存储电路两部分组成存储电路的输出状态必须反馈到组合电路的输入端,与输入信号一起，共同决定组合逻辑电路的输出。图11-12

时序逻辑电路结构框图2/4/2023表示相邻的两个离散时间

式中

输出方程:驱动方程:

状态方程:

（11-4）

根据时钟脉冲加入方式的不同分为同步时序逻辑电路和异步时序逻辑电路

根据输出信号的特点将时序电路分为米利（Mealy）型和摩尔（Moore）型11.2.1时序逻辑电路的基本分析方法2/4/2023时序逻辑电路分析就是分析给定逻辑电路的逻辑功能其一般步骤

:(1)分析电路的组成。

(2)根据给定的电路，写出写出每个触发器的时钟方程、驱动方程和输出方程(3)

把各个触发器的驱动方程代入触发器的特性方程，得出各触发器的状态方程。(4)

根据状态方程和输出方程，求出次态和输出，列出完整的逻辑状态转换表或者状态转换图，画出时序图（波形图）。(5)

根据得到的状态转换表或者状态转换图等,分析该时序电路的状态变化规律，确定其逻辑功能.对于有些时序电路，还需要检查电路能否自启动。2/4/202311.2.2时序逻辑电路分析举例例11-2

分析如图11-13所示时序逻辑电路的功能，假设初始状态为Q2Q1Q0＝011。图11-13

例题11-2的逻辑图

2/4/2023解:

首先分析电路组成

图11-13所示时序逻辑电路由三个JK触发器F0、F1和F2组成，它们受同一个时钟脉冲CP控制，因此是同步时序电路。①写出每个触发器的时钟方程、驱动方程和输出方程。

时钟方程:

驱动方程：

J0=

,K0=J1=

,K1=

J2=

,K2=

输出方程：本电路不存在输出方程②2/4/2023求各触发器状方程

=

=

=

由状态方程列出状态转换表

原状态新状态

011110

110

101

101

011④③2/4/2023图11-14

例11-2的波形图

检查电路能否自启动

⑤2/4/202311.3常用时序逻辑电路组件11.3.1寄存器寄存器（Register）是存放数码的部件，它必须具备接收和寄存数码的功能,可分为数码寄存器和移位寄存器两大类.1．数码寄存器只具有接收数码和清除原有数码功能的寄存器称为数码寄存器。2/4/2023图11-15

由4个D触发器组成的4位数码寄存器2．移位寄存器既具有存放数码功能又具有移位功能的寄存器称为移位寄存器。移位寄存器按其所具备移位功能的不同可分为:单向移位寄存器和双向移位寄存器;按输入方式的不同可分为:串行输入和并行输入;按输出方式的不同又可分为:串行输出和并行输出。2/4/2023(1)由D触发器组成的左移移位寄存器用D触发器组成的4位左移移位寄存器

2/4/2023CP顺序DATA移位寄存器中数码串行输出Q4Q3Q2Q0010000000010000001010101213140000010111011050110110010000000678表11-6

移位寄存器中数码的移动情况

2/4/2023(2)由JK触发器组成的右移移位寄存器图11-17

由JK触发器组成的4位右移寄存器

2/4/2023计数器可以按加、减计数顺序构成加法或减法计数器，也可以是既可进行加、又可进行减的可逆计数器；计数器按工作方式可分为异步和同步计数器；按进位数值来分，可分为二进制、十进制和其他任意进制计数器。11.3.2计数器

1．二进制计数器（1）异步二进制加法计数器4位二进制加法计数器状态表见书（P243）表11-72/4/2023图11-184位异步二进制

加法计数器

图11-19

图11-18所示的4位异步二进制加法计数器波形图2/4/2023（2）异步二进制减法计数器4位二进制减法计数器状态表11-8见P244图11-204位异步二进制减法计数器

2/4/2023比较：①当用下降沿触发时，加法计数器用Q端输出，而减法计数器用Q端输出；②当用上升沿触发时，加法计数器用Q端输出，而减法计数器用Q端输出。

(3）同步二进制加法计数器将计数脉冲直接送到各触发器C端，而触发器是否翻转则由各低位触发器的输出加以控制。当计数脉冲到来时，应该翻转的触发器就同时翻转，而无需等候逐级往前传递的进位信号，此即“同步”的概念。2/4/2023图11-21同步二进制加法计数器

当Q1、Q2、Q3端分别和各J、K端作如图连接时，则:2/4/2023(4)同步二进制减法计数器

与同步二进制加法计数器逻辑图相比，两者的区别是将加法计数器中的Q端换为Q2.十进制计数器十进制计数器是在二进制计数器的基础上得出的，它用4位二进制代码来表示1位十进制数(二—十进制（BCD）计数器)根本区别:二进制计数器（4位）却有16种状态十进制计数器只要求10种状态改造

4位二进制计数器2/4/2023(1)同步十进制加法计数器图11-22

同步十进制加法计数器的逻辑图

触发器的驱动方程：JA=KA=1JD=QAQBQC,KD=QAnnnnJB=QA

QD,nnnnQAQBJC=KC=nKB=QA2/4/2023代入到JK触发器的特性方程

计算出各触发器的状态方程为C=

=+==+=+输出方程为:进位出现的状态称为有效状态，计数循环中不出现的状态称为无效状态在时钟脉冲作用下能使电路自动回到某个有效状态，称为电路能自启动

2/4/2023为了更形象直观地显示电路的逻辑功能，还可以用逻辑状态转换图来表示，如图11-23（a）所示（a）逻辑状态转换图

计数器的状态转换方向2/4/2023（b）波形图

图11-23

同步十进制加法计数器的状态转换图和波形图计数器输入10个脉冲，进位端才输出一个脉冲，故这种计数器不仅可以计数，而且还具有10分频的功能

2/4/2023（2）异步十进制加法计数器主从触发器图11-24

异步十进制加法计数器

2/4/2023例11-3

一计数器的逻辑图如图11-25所示，设其初始状态Q3Q2Q1=000，试说明其逻辑功能。图11-252/4/2023解（1）写出各触发器信号输入端的逻辑表达式（也称为计数器的驱动方程）：（2）将初始状态000代入驱动方程，可得J1=K1=1；J2=K2=0；J3=0，K3=1。相应的逻辑状态表（直到计数器恢复初始的000状态），如表11-10所示2/4/2023表11-10

例11-3的逻辑状态表

时钟脉冲数触发器信号输入端逻辑状态计数器状态Q3Q2Q10010110001011110012010110103111110114010011005010110002/4/2023第5个时钟脉冲输入后，计数器状态由100恢复为000，即经过5个脉冲循环一次，开始另一个计数周期，所以，图11-25所示逻辑图为同步五进制加法计数器例11-4

试分析图11-26所示逻辑图，说明它是具有什么功能的电路。图11-26解（1）写出各触发器驱动方程：2/4/2023（2）假设逻辑电路初始状态Q3Q2Q1=000，列出状态转换表如表11-11所示表11-11

例11-4的状态转换表计数顺序电路状态等效十进制数Q3Q2Q1000001001120102301134100450000异步五进制加法计数器2/4/202311.4时序逻辑电路设计

根据给定的逻辑功能，设计出符合要求的时序逻辑电路，叫做时序逻辑电路的设计

11.4.1时序逻辑电路设计的几种方法

①采用标准的小规模集成器件、触发器和门电路等，通过一般设计步骤得到符合要求的时序逻辑电路②采用标准的中、大规模集成电路组件进行逻辑设计。③采用由软件组态的大规模集成器件、微处理器等设计应用系统，如用VHDL、MaxplusⅡ、PSpice、Multisim和Quartus等软件工具进行设计。2/4/2023采用可编程的逻辑器件，如PAL、GAL、PLD、CPLD和FPGA等进行时序逻辑电路和数字系统的设计。11.4.2时序逻辑电路设计的一般步骤11.4.3时序逻辑电路设计举例1.同步记数器设计举例2/4/2023例11-5

试设计一个可控的同步加法计数器，要求当控制信号M＝0时为六进制、M＝1时为三进制。解：（1）：根据题意知，可控同步加法计数器的功能如图11-27所示。分析要求根据题意知，可控同步加法计数器的功能如图11-27所示。M=0时，N=6M=1时，N=3CP输入计数脉冲N=6时的进位信号N=3时的进位信号M可控同步加法计数器图11-27

可控计数器功能示意图①2/4/2023建立原始状态图如图11-28所示

图11-28

原始状态图2/4/2023确定触发器数目及类型、选择状态编码≥=6

取n=3，选用JK触发器。编码顺序规定为，选S0=000,S1=001,S2=010S3=011,S4=100,S5=101画出编码后状态图，如图11-29所示图11-29

编码后的状态图

②2/4/2023列出所求计数器的次态卡诺图图11-30

计数器次态卡诺图③2/4/2023由图11-30可得(11-5)2/4/2023根据编码后的状态图，可得到输出C1,C2的卡诺图④（a）C1的卡诺图

2/4/2023（b）C2的卡诺图

由图(a),(b)可得输出方程为:2/4/2023求驱动方程

将状态方程式（11-5）与JK触发器的特性方程作比较可得驱动方程如下：⑤2/4/2023画逻辑图

⑥图11-32

可控同步加法计数器2/4/2023检查自启动

当M=0时使用了其中的6种状态（000-101），有两种无效状态（110和111）；而M=1时使用了其中的3种状态（000-010），另外5种（011-111）是无效状态。图11-33

无效状态转换情况由以上可看出，所设计的时序电路能够自启动⑦2/4/20232.异步计数器设计举例例11-6

试设计一个异步十进制减法计数器。分析设计要求、建立原始状态图解:(1)十进制减法计数器的示意图如图11-34所示，图中B为借位图11-34

由题意建立原始状态图:图11-35

①2/4/2023确定触发器的数目及类型、选择状态编码

（2）

≥

取n=4，选择D型触发器。采用8421编码，状态图为：

图11-36

选择时钟脉冲②③画出十进制减法计数器的时序图：注意两点：一是每个触发器状态更新的规律决定于状态图，翻转时刻决定于时钟脉冲的触发沿；二是CP脉冲数应大于等于N2/4/2023图11-37

2/4/2023选：

、、、分别为触发器、

、、的时钟脉冲求状态方程（4）即各触发器的次态方程图11-38

减法计数器次态卡诺图

④2/4/2023得到图11-39(a)、(b)、(c)和(d)所示卡诺图。图11-392/4/2023得状态方程为:(11-6)求输出方程⑤(5)输出方程:图11-40

借位B的卡诺图

2/4/2023检查能否自启动(6)无效状态转换情况，如表11-14和图11-41所示