第六章计数器

三位二进制同步加法计数器图6.3.10

用T触发器

构成的四位同步

二进制加法

计数器图6.3.11图6.3.10电路的状态转换图返回图6.3.12例6.3.10电路的时序图返回图6.3.13

4位同步二进制

计数器（模16）74161

的逻辑图返回异步清零同步置数74161/74LS161的功能表返回异步清零返回同步置数单时钟同步十六进制加/减计数器74LS191返回异步置数！图6.3.17同步十六进制加/减计数器74LS191的时序图返回图6.3.18双时钟同步十六进制加/减计数器74LS193返回异步置数！图6.3.19

同步十进制

加法计数器电路返回图6.3.20图6.3.19电路的状态转换图返回图6.3.21

同步十进制

加法计数器

74160的逻辑图返回异步清零同步置数74LS160的功能表注意：74LS160在计数到1001时输出一个计数进位脉冲

74LS161在计数到1111时输出一个计数进位脉冲74LS160与74LS16174LS160是同步十进制加法计数器74LS161是同步十六进制加法计数器74LS160与74LS161的引脚排列相同74LS160与74LS161都采用同步置数、异步清零方式74LS160在计数到1001时输出一个进位脉冲74LS161在计数到1111时输出一个进位脉冲图6.3.22

同步十进制

减法计数器电路返回图6.3.23图6.3.22电路的状态转换图返回图6.3.24

单时钟同步十进制

可逆计数器

74LS190的逻辑图返回图6.3.29异步十进制加法计数器的典型电路二---五---十进制计数器图6.3.31二－五－十进制异步计数器

74LS290的逻辑图返回R01=R02=1S91·S92=0，Q3Q2Q1Q0=0000，清零

S91=S92=1R01·R02=0，Q3Q2Q1Q0=1001，置数

S91·S92=0、R01·R02=0，计数74LS290功能表图6.3.42环形计数器电路图5.3.46图5.3.45电路的状态转换图图6.3.44能自启动的环形计数器电路特点：电路简单

电路状态利用率低

时序逻辑电路设计的一般方法用小规模标准逻辑电路（SSI）设计

门电路+触发器用中规模标准逻辑电路（MSI）模块设计

译码器、数据选择器、计数器、移位寄存器等采用软件编程ROM采用可编程逻辑器件PLD

PAL、GAL、CPLD、FPGA用SSI设计时序逻辑电路的一般步骤根据要求进行逻辑抽象，画出原始状态转换图，要求：确定输入变量、输出变量以及它们的个数、确定输入变量、输出变量的含义确定状态数目，给出状态编号根据状态转换之间的关系及顺序，画出原始状态转换图状态化简

等价状态用SSI设计时序逻辑电路的一般步骤状态分配

确定触发器的个数，状态编码触发器类型选择

选择触发器类型，求出输出方程、状态方程，由选择的触发器类型写出驱动方程作图按照输出方程、驱动方程画出电路图检查自启动安装、调试用SSI设计时序逻辑电路的一般步骤逻辑抽象，画出原始状态转换图，确定输入变量、输出变量以及它们的个数、确定输入变量、输出变量的含义确定状态数目，给出状态编号根据状态转换之间的关系及顺序，画出原始状态转换图状态化简状态分配-确定触发器的个数，状态编码触发器类型选择，求出输出方程、状态方程，选择触发器类型，由选择的触发器类型写出驱动方程作图检查自启动安装、调试图5.3.36图5.3.34电路的改进返回图5.3.41例5.3.4电路的整体置零方式返回M29图5.3.42例5.3.4电路的整体置数方式返回M29图5.3.56用计数器和数据选择器组成的

序列信号发生器返回能自启动的扭环形计数器电路的状态转换图用环型计数器作顺序脉冲发生

（a）电路