第10章 时序数字电路

电子学基础制作：王林炜第十章时序数字电路§1.触发器

§2.时序电路的基本分析方法和设计方法

§3.寄存器§4.计数器第十章时序数字电路§1.触发器

一、概述二、基本触发器三、同步触发器四、主从触发器五、边沿触发器六、时钟触发器的分类及转换第十章时序数字电路§1.触发器

时序逻辑电路，简称时序电路。时序电路在逻辑功能上的特点是电路任意时刻的输出信号，不仅与该时刻的输入信号有关，而且还与输入信号作用前电路原来的状态有关。时序电路的特点表明它具有记忆功能。时序电路由组合电路和存储单元或反馈延迟电路组成。触发器是时序电路的基本单元。本节主要讲述触发器的构成和工作原理。第十章时序数字电路§1.触发器一、概述一、概述第十章时序数字电路§1.触发器一、概述一、概述触发器是具有记忆功能的基本逻辑单元，一个触发器能存储1位二进制信息。触发器的逻辑功能可以用特性表或特征方程来描述。数字电路的基本工作信号是二进制数字信号和两状态逻辑信号，而触发器就是存放这些信号的单元电路，由于数字信号具有两状态(0或1)性质，故对触发器的基本要求是：①具有两个能自行保持的稳定状态—0状态和1状态；②能够接收、保存和输出信号。即在触发信号的操作下,根据不同的输入信号可以置成0或1状态。第十章时序数字电路§1.触发器一、概述一、概述由于采用的电路结构不同，触发信号的触发方式也不一样。触发方式分为电平触发、脉冲触发和边沿触发三种。在不同的触发方式下，当触发信号达到时，触发器的状态转换过程具有不同的动作特点。掌握这些动作特点对于正确使用触发器是非常必要的。由于控制方式的不同（即信号的输入方式及触发器状态随输入信号变化的规律不同），触发器的逻辑功能在细节上又有所不同。根据触发器逻辑功能的不同分为:

SR触发器、JK触发器、D触发器、T触发器等几种类型。第十章时序数字电路§1.触发器一、概述一、概述触发器按照电路结构和工作特点的不同，有基本触发器、同步触发器、主从触发器和边沿触发器之分。

基本触发器(SR锁存器Set-ResetLatch)：此类触发器输入信号直接加到输入端。它是触发器的基本电路结构形式，是构成其它类型触发器的基础。

同步触发器(电平触发的触发器)：此类触发器输入信号经由控制门输入，而管理控制门的是CP信号(ClockPulse时钟信号)，即只有在CP信号到来时，输入信号才能进入触发器，否则对电路不起作用。第十章时序数字电路§1.触发器一、概述一、概述

主从触发器(脉冲触发的触发器)：此类触发器先将输入信号送进主触发器，然后再传送给从触发器并输出，整个过程分两步进行，具有主从控制特点。

边沿触发器(边沿触发的触发器)：此类触发器中，只有在时钟脉冲的上升沿或下降沿时刻，输入信号才能被接收，边沿触发器电路结构多样，但边沿控制是它们的共同特点。触发器按照电路结构和工作特点的不同，有基本触发器、同步触发器、主从触发器和边沿触发器之分。

第十章时序数字电路§1.触发器一、概述一、概述根据存储数据的原理的不同，还可把触发器分成静态触发器和动态触发器两大类。静态触发器是靠电路状态的自锁存储数据，动态触发器则通过在MOS管栅极输入电容上存储电荷来存储数据。本节只讨论静态触发器。触发器接受输入信号之前的状态称现态，用Qn表示。触发器接受输入信号之后的状态称次态，用Qn+1表示。现态和次态是两个相邻离散时间里触发器输出端的状态。触发器次态Qn+1与现态Qn和输入信号之间的逻辑关系是贯穿本节的基本问题，如何获得、描述和理解这种逻辑关系，是本节学习的中心任务。第十章时序数字电路§1.触发器二、基本触发器二、基本触发器1、由与非门组成的基本R-S触发器(1)电路组成图示电路是用两个与非门构成的基本RS触发器。是信号输入端，字母上的反号表示低电平有效，即端为低电平时表示有信号，高电平时表示无信号，既表示触发器的状态，又是两个互补的信号输出端。(2)工作原理①电路在无输入信号即时有两个稳态0状态

——的状态1状态

——的状态用Q端的状态表示触发器的状态第十章时序数字电路§1.触发器二、基本触发器二、基本触发器1、由与非门组成的基本R-S触发器(2)工作原理②电路接收输入信号过程当时，触发器将置成1

状态。当时，触发器将置成0

状态。③不允许在端同时加输入信号a.信号同时存在时端均为高电平端均为高电平，对触发器来说，是一种未定义的状态，没有意义。故在正常工作情况下，基本RS触发器用做存储单元时不允许出现端同时为0的情况。置1输入端置0输入端第十章时序数字电路§1.触发器二、基本触发器二、基本触发器1、由与非门组成的基本R-S触发器(2)工作原理b.信号同时撤消时状态不定c.信号分时撤消时状态决定于后撤消的信号③不允许在端同时加输入信号端同时由低电平跳变到高电平时，触发器的状态既可能是0状态，也可能是1状态，无法预先确定，即出现所谓竞态现象。如果端的信号先撤消，则触发器变成1状态；如果端的信号先撤消，则触发器变成0状态；第十章时序数字电路§1.触发器二、基本触发器二、基本触发器1、由与非门组成的基本R-S触发器(2)工作原理与非门构成的基本RS触发器之波形图第十章时序数字电路§1.触发器二、基本触发器二、基本触发器2、由或非门组成的基本R-S触发器(1)电路组成图示电路是用两个或非门构成的基本RS触发器。是信号输入端，字母上没有反号表示高电平有效，即端为高电平时表示有信号，低电平时表示无信号，既表示触发器的状态，又是两个互补的信号输出端。电路在无输入信号即R=S=0时有两个稳态。当R=0、S=1时触发器为1状态；当R=1、S=0时触发器为0状态。不允许R端和S端同时为高电平。当R=S=1时端将同时为低电平。当R、S同时由1跳变到0时，竞态；当R、S分时由1跳变到0时触发器状态决定于后撤消的信号。第十章时序数字电路§1.触发器二、基本触发器二、基本触发器2、由或非门组成的基本R-S触发器(1)电路组成与或门构成的基本RS触发器之波形图或非门构成的基本RS触发器，其特性表和特性方程与由与非门构成的基本RS触发器一样。第十章时序数字电路§1.触发器二、基本触发器二、基本触发器3、基本R-S触发器的特性表和特性方程(1)特性表反映触发器次态Qn+1

与现态

Qn和输入R、S之间对应关系的表格RSQnQn+1000000110101011110001010110无定义111无定义基本RS触发器的特性表第十章时序数字电路§1.触发器二、基本触发器二、基本触发器3、基本R-S触发器的特性表和特性方程(1)特性表由前表可以看出：当R=S=0即时，触发器保持原来的状态不变，即；当R=0、S=1即时,触发器置1，即；当R=1、S=0即时，触发器置0，即；当R=S=1即是不允许的，属于无定义的状态。RSQn+100Qn01110011无定义基本RS触发器的简化特性表第十章时序数字电路§1.触发器二、基本触发器二、基本触发器3、基本R-S触发器的特性表和特性方程(2)特性方程RSQnQn+1000000110101011110001010110无定义111无定义0×1110×10010110100RSQnQn+1不仅和R、S有关，还和Qn有关；Qn、R、S三个变量的取值中011、111不允许出现，即最小项是约束项约束条件─特性方程(1)主要优点第十章时序数字电路§1.触发器二、基本触发器二、基本触发器4、基本R-S触发器的主要特点①结构简单②具有置0

、置1

和保持功能①电平直接控制，即在输入信号作用期间，触发器的状态由输入信号电平控制，电路抗干扰差；(2)存在问题②R、S之间有约束。为实现多个触发器状态的同步翻转，同步触发器应运而生。先以同步RS触发器为例来说明同步触发器的工作原理和特点。图示是用与非门构成的同步RS触发器。G1、G2门构成基本RS触发器,G3、G4是控制门,输入信号S、R通过控制门进行传送，时钟脉冲CP是输入控制信号。三、同步触发器第十章时序数字电路§1.触发器三、同步触发器1、同步RS触发器(1)电路组成三、同步触发器第十章时序数字电路§1.触发器三、同步触发器(2)工作原理CP=0时控制门G3、G4被封锁，基本触发器保持原来状态不变。只有当CP=1时控制门打开后，输入信号才会被接收，且工作情况与基本RS触发器没什么区别。CPRSQnQn+10×××保持1000保持10011010置110111100置011011110无定义1111无定义CP=1期间有效1、同步RS触发器三、同步触发器第十章时序数字电路§1.触发器三、同步触发器(3)主要特点①

时钟电平控制在CP=1期间触发器接收输入信号，并按输入信号将触发器置成相应的状态。CP=0时触发器保持状态不变。在CP=1期间，S和R状态的变化都可能引起触发器状态的改变，在CP回到0以后，触发器保存的是CP回到0以前瞬间的状态。②

R、S之间仍有约束同步RS触发器在工作过程中，若违反了RS=0的约束条件，则会出现下列四种情况。a.CP=1期间，若R=S=1，则会出现均为高电平的不正常情况；

1、同步RS触发器三、同步触发器第十章时序数字电路§1.触发器三、同步触发器(3)主要特点②

R、S之间仍有约束同步RS触发器在工作过程中，若违反了RS=0的约束条件，则会出现下列四种情况。b.

CP=1期间，若R、S信号分时撤消，触发器状态取决于后撤消的信号。c.

CP=1期间若R、S同时从1跳变到0，则会出现竞态现象d.若R=S=1时CP突然撤消，也会出现竞态现象。1、同步RS触发器三、同步触发器第十章时序数字电路§1.触发器三、同步触发器(3)主要特点1、同步RS触发器三、同步触发器第十章时序数字电路§1.触发器三、同步触发器1、同步RS触发器在某些应用场合，需要在CP的有效电平到达之前预先将触发器置成指定的状态，为此在电路上设有异步置1输入端和异步置0输入端，如图所示。只要在或加低电平，即可将触发器置1或置0，触发器在时钟信号控制下正常工作时应使和处于高电平。此外，在图示电路的具体情况下，用或将触发器置1或置0应当在CP=0的状态下进行，否则在或返回高电平后预置的状态不一定能保存下来。三、同步触发器第十章时序数字电路§1.触发器三、同步触发器2、同步D触发器由图可得:代入同步RS触发器的特性方程可得：CPDQnQn+10×000×111000101011011111①

时钟控制，

无约束问题②

CP=1时跟随，下降沿锁存1、电路组成及工作原理第十章时序数字电路§1.触发器四、主从触发器1、主从RS触发器1、电路组成及工作原理为了解决电平直接控制问题，提高触发器工作的可靠性，即希望在每个CP周期里触发器的状态仅改变一次。在同步触发器基础上设计出了主从触发器。从图可以看出主从RS触发器由两个同步RS触发器级联起来构成,主触发器的控制信号是CP,从触发器的控制信号是。四、主从触发器第十章时序数字电路§1.触发器四、主从触发器1、主从RS触发器1、电路组成及工作原理当CP=1时，门G7和G8被打开，门G3和G4被封锁，主触发器根据输入信号S和R来确定输出端状态，而从触发器保持原状态不变。当CP由高电平返回低电平以后，门G7和G8被封锁，无论输入信号S和R如何改变，在CP=0期间主触发器的状态不再改变。与此同时，门G3和G4被打开，从触发器按照与主触发器相同的状态进行状态更新。因此，在一个CP周期里触发器输出端的状态只可能变化一次。四、主从触发器第十章时序数字电路§1.触发器四、主从触发器1、主从RS触发器1、电路组成及工作原理可以看出主从RS触发器中，输入信号的接收和输出是分两步进行的。接收输入信号过程CP=1期间有效输出信号过程CP下降沿到来有效四、主从触发器第十章时序数字电路§1.触发器四、主从触发器1、主从RS触发器1、电路组成及工作原理从电平触发到脉冲触发的演变，克服了CP=1期间触发器输出状态可能发生多次翻转的问题。但由于主触发器本身是电平触发的同步RS触发器，所以在CP=1期间QM和的状态仍然会随输入信号S、R的变化而多次改变。且输入信号仍需遵守SR=0的约束条件。2、主要特点①主从控制，时钟脉冲触发②R、S之间有约束四、主从触发器四、主从触发器第十章时序数字电路§1.触发器四、主从触发器2、主从JK触发器1、电路组成及工作原理为解决主从RS触发器的约束问题，设计出了主从JK触发器。从图可以看出主从JK触发器是在主从RS触发器基础上，把引回到门G7的输入端，把Q引回到门G8的输入端得到的。四、主从触发器第十章时序数字电路§1.触发器四、主从触发器2、主从JK触发器1、电路组成及工作原理若J=1、K=0，则CP=1时主触发器置1，待CP下降沿到来后，从触发器随之置1。若J=0、K=1，则CP=1时主触发器置0，待CP下降沿到来后，从触发器随之置0。若J=1、K=1，分别考虑两种情况：①当Q=0，门G8被封锁,CP=1时仅门G7输出0使主触发器置1。待CP下降沿到来后，从触发器的状态从原来的0状态翻转成1状态。②当Q=1，门G7被封锁,CP=1时仅门G8输出0使主触发器置0。待CP下降沿到来后，从触发器的状态从原来的1状态翻转成0状态。四、主从触发器第十章时序数字电路§1.触发器四、主从触发器2、主从JK触发器1、电路组成及工作原理JKQnQn+1注0000Qn+1=Qn

保持00110100Qn+1=0

置001101001Qn+1=1

置110111101

翻转1110四、主从触发器第十章时序数字电路§1.触发器四、主从触发器2、主从JK触发器1、电路组成及工作原理代入主从RS触发器的特性方程可得：CP下降沿到来时有效特性方程CP下降沿到来时有效四、主从触发器第十章时序数字电路§1.触发器四、主从触发器2、主从JK触发器2、主要特点①主从控制，时钟脉冲触发②功能完善，JK没有约束，使用灵活方便③存在一次变化问题，抗干扰能力有待提高

主从JK触发器中的主触发器在CP=1期间其状态能且只能变化一次，这个变化可能发生在CP上升沿，也可能发生在CP=1期间某时刻，甚至发生在CP下降沿到来前瞬间，既可能是J、K变化引起的，也可能是干扰脉冲造成的。这是由于把输出引回到主触发器的输入控制门G7、G8造成的。四、主从触发器第十章时序数字电路§1.触发器四、主从触发器2、主从JK触发器2、主要特点①主从控制，时钟脉冲触发②功能完善，JK没有约束，使用灵活方便③存在一次变化问题，抗干扰能力有待提高如果是干扰信号引起一次变化，则该变化结果将在CP下降沿到来时被送到从触发器，造成永久性错误；如果是J、K变化造成，则需判断产生一次变化的时刻，因为在此之后J、K的变化不再起作用，故一般情况下，主从JK触发器要求在CP=1期间输入信号应保持不变。五、边沿触发器第十章时序数字电路§1.触发器五、边沿触发器1、边沿D触发器1、电路组成及工作原理为了解决主从JK触发器的一次变化问题,增强电路工作的可靠性，便出现了边沿触发器。边沿触发器的具体电路结构形式多样，但边沿触发是共同的特点，下面用由同步D触发器级联起来构成的边沿D触发器为例来说明电路的工作原理和主要特点。边沿D触发器虽然具有主从结构形式,却是边沿触发的电路。CP下降沿时刻有效五、边沿触发器第十章时序数字电路§1.触发器五、边沿触发器1、边沿D触发器2、主要特点①

CP边沿(上升沿或下降沿)触发。即在CP脉冲上升沿(或下降沿)时刻，触发器按特性方程Qn+1=D转换状态。②

抗干扰能力极强。因为是边沿触发，只要在触发沿附近极短暂的时间内,输入信号D保持稳定，触发器就能够可靠地接收。③

只具有置1、置0功能，在某些情况下，使用起来不如JK触发器方便，因为JK触发器在CP脉冲操作下，根据J、K取值不同，具有保持、置0、置1、翻转四种功能。五、边沿触发器第十章时序数字电路§1.触发器五、边沿触发器2、边沿JK触发器1、电路组成及工作原理边沿D触发器特性方程CP下降沿时刻有效若令则得边沿JK触发器CP下降沿时刻有效五、边沿触发器第十章时序数字电路§1.触发器五、边沿触发器2、边沿JK触发器1、电路组成及工作原理第十章时序数字电路§1.触发器六、时钟触发器的分类及转换1、时钟触发器的分类

时钟触发器是指受时钟信号控制的触发器，包括同步触发器以及具有主从和边沿触发特点的触发器。一般时钟触发器特指边沿触发器。按照逻辑功能的不同特点，通常将时钟触发器分为SR触发器、JK触发器、D触发器和T触发器等几种类型。1、SR型和JK型触发器①SR型触发器CP下降沿时刻有效在时钟脉冲操作下根据输入信号S、R取值的不同，凡具有置0、置1和保持功能的电路，都称为SR型时钟触发器，简称SR触发器。六、时钟触发器的分类及转换第十章时序数字电路§1.触发器六、时钟触发器的分类及转换1、时钟触发器的分类1、SR型和JK型触发器②JK型触发器在时钟脉冲操作下，根据输入信号S、R取值的不同，凡具有置0、置1、保持和翻转功能的电路，都称为JK型时钟触发器，简称JK触发器。CP下降沿时刻有效六、时钟触发器的分类及转换第十章时序数字电路§1.触发器六、时钟触发器的分类及转换1、时钟触发器的分类①D型触发器在时钟脉冲操作下，凡具有置0、置1功能的电路，都称为D型时钟触发器，简称D触发器。CP下降沿时刻有效2、D型、T型和型触发器六、时钟触发器的分类及转换第十章时序数字电路§1.触发器六、时钟触发器的分类及转换1、时钟触发器的分类②T型触发器在时钟脉冲操作下根据输入信号T取值的不同，凡具有保持、翻转功能的电路，即当T=0时保持状态不变,T=1时一定翻转的电路，都称为T型时钟触发器。2、D型、T型和型触发器TQnQn+1注000保持011101翻转110CP下降沿时刻有效六、时钟触发器的分类及转换第十章时序数字电路§1.触发器六、时钟触发器的分类及转换1、时钟触发器的分类2、D型、T型和型触发器CP下降沿时刻有效③型触发器凡是每来一个时钟脉冲就翻转一次的电路，都称为型时钟触发器。不难看出，在T触发器使T=1，便是一个触发器。QnCPQn+1注0↓1翻转1↓0六、时钟触发器的分类及转换第十章时序数字电路§1.触发器六、时钟触发器的分类及转换2、不同类型时钟触发器间的转换由于目前实际生产的集成时钟触发器只有JK型和D型，在这里将介绍如何将这两种触发器转换成其他类型的触发器，以及它们之间的相互转换。⑴转换步骤①写出已有触发器和待求触发器的特性方程；②变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致；③比较求出转换逻辑；④画电路图。六、时钟触发器的分类及转换第十章时序数字电路§1.触发器六、时钟触发器的分类及转换2、不同类型时钟触发器间的转换⑵JK触发器到D、T和SR触发器的转换JK触发器的特性方程①JK→DD触发器的特性方程比较得：六、时钟触发器的分类及转换第十章时序数字电路§1.触发器六、时钟触发器的分类及转换2、不同类型时钟触发器间的转换⑵JK触发器到D、T和SR触发器的转换JK触发器的特性方程②JK→T比较得：六、时钟触发器的分类及转换T触发器的特性方程第十章时序数字电路§1.触发器六、时钟触发器的分类及转换2、不同类型时钟触发器间的转换⑵JK触发器到D、T和SR触发器的转换JK触发器的特性方程③JK→SR比较得：六、时钟触发器的分类及转换SR触发器的特性方程第十章时序数字电路§1.触发器六、时钟触发器的分类及转换2、不同类型时钟触发器间的转换⑶D触发器到JK

、T和SR触发器的转换JK触发器的特性方程①D→JKD触发器的特性方程六、时钟触发器的分类及转换比较得：第十章时序数字电路§1.触发器六、时钟触发器的分类及转换2、不同类型时钟触发器间的转换⑶D触发器到JK

、T和SR触发器的转换②D→TD触发器的特性方程六、时钟触发器的分类及转换T触发器的特性方程比较得：第十章时序数字电路§1.触发器六、时钟触发器的分类及转换2、不同类型时钟触发器间的转换⑶D触发器到JK

、T和SR触发器的转换③D

→

SRD触发器的特性方程六、时钟触发器的分类及转换SR触发器的特性方程比较得：第十章时序数字电路§1.触发器触发器小结触发器类型功能与约束RS触发器D触发器T触发器JK触发器功能置0√√√置1√√√保持√√√翻转√√输入是否有约束RS=0无无无触发器小结特性方程RS触发器基本同步主从边沿CP=1期间有效CP下降(上升)沿有效CP下降(上升)沿有效第十章时序数字电路§1.触发器触发器小结电平触发电平触发脉冲触发边沿触发JK触发器D触发器T触发器主从边沿同步边沿边沿CP下降(上升)沿有效CP下降(上升)沿有效CP=1期间有效CP下降(上升)沿有效CP下降(上升)沿有效第十章时序数字电路§1.触发器触发器小结特性方程脉冲触发电平触发边沿触发边沿触发边沿触发【习题】四版教材P546

10.210.310.510.6第十章时序数字电路§1.触发器五版教材P389

9.29.39.59.6§2.时序电路的基本分析方法

和设计方法

一、概述二、时序电路的基本分析方法三、时序电路的基本设计方法第十章时序数字电路§2.时序电路的基本分析方法和设计方法

一、概述1、时序逻辑电路的特点

第十章时序数字电路§2.时序电路的基本分析方法和设计方法一、概述时序逻辑电路由两部分组成，一部分是组合电路，一部分是触发器构成的存储电路。时序电路的状态是由存储电路来记忆和表示。一、概述2、时序电路逻辑功能的表示方法第十章时序数字电路§2.时序电路的基本分析方法和设计方法一、概述①逻辑表达式

X(x1，x2，…，xn)时序电路的输入信号Q(q1，q2，…，qn)存储电路的输出信号W(w1，w2，…，wn)存储电路的输入信号这些信号之间的逻辑关系可用以下三个向量函数表示Y(y1，y2，…，yn)时序电路的输出信号一、概述2、时序电路逻辑功能的表示方法第十章时序数字电路§2.时序电路的基本分析方法和设计方法一、概述①逻辑表达式

式中tn、tn+1是相邻的两个离散时间输出方程驱动方程状态方程一、概述2、时序电路逻辑功能的表示方法第十章时序数字电路§2.时序电路的基本分析方法和设计方法一、概述②状态表、卡诺图、状态图和时序图

因时序电路的现态和次态，是由构成该时序电路的触发器的现态和次态表示的，则不难根据上节介绍过的有关方法列出时序电路的状态表，画出时序电路的卡诺图、状态图和时序图。具体做法，将在后面结合具体电路进行说明。一、概述3、时序逻辑电路分类第十章时序数字电路§2.时序电路的基本分析方法和设计方法一、概述①按逻辑功能分

寄存器、移位寄存器、读/写存储器、计数器、顺序脉冲发生器等。②按电路中触发器状态变化是否同步分

同步时序电路和异步时序电路。同步时序电路状态改变时，电路中要更新状态的触发器是同步翻转的；异步时序电路状态改变时，电路中要更新状态的触发器翻转有先有后，是异步进行的。一、概述3、时序逻辑电路分类第十章时序数字电路§2.时序电路的基本分析方法和设计方法一、概述③按电路输出信号的特性分Mealy型时序电路输出不仅与现态有关，而且还取决于电路的输入，Moore型时序电路输出仅决定于电路的现态二、时序电路的基本分析方法㈠分析的一般步骤第十章时序数字电路§2.时序电路的基本分析方法和设计方法二、时序电路的基本分析方法㈠分析的一般步骤时序电路的分析实质上就是根据给定的时序逻辑电路，求其状态表、状态图或时序图。1、写方程式①时钟方程：各个触发器时钟信号的逻辑表达式②输出方程：时序电路各输出信号的逻辑表达式③驱动方程：各触发器同步输入端信号的逻辑表达式2、求状态方程把驱动方程代入相应触发器的特性方程，即可求出时序电路的状态方程，也就是各个触发器次态输出的逻辑表达式。二、时序电路的基本分析方法㈠分析的一般步骤第十章时序数字电路§2.时序电路的基本分析方法和设计方法3、进行计算把电路输入和现态的各种可能取值，代入状态方程和输出方程进行计算，求出相应的次态和输出。①状态方程有效的时钟信号，即凡不具备时钟条件的方程式无效,也就是说触发器将保持原来状态不变;②电路的现态，即组成该电路各个触发器的现态组合;③不能漏掉任何可能出现的现态和输入的取值；④若现态的起始值给定，则可从给定值开始依次进行计算，若未给定，则可从自己设定的起始值开始依次计算。注意二、时序电路的基本分析方法㈠分析的一般步骤二、时序电路的基本分析方法㈠分析的一般步骤第十章时序数字电路§2.时序电路的基本分析方法和设计方法4、列状态表、画状态图或时序图列状态表、画状态图或时序图时应注意：①状态转换是由现态转换到次态，不是由现态转换到现态，更不是由次态转换到次态；②输出是现态和输入的函数，不是次态和输入的函数；③画时序图时要明确，只有当CP触发沿到来时相应触发器才会更新状态，否则只会保持原状态不变。二、时序电路的基本分析方法㈠分析的一般步骤二、时序电路的基本分析方法㈠分析的一般步骤第十章时序数字电路§2.时序电路的基本分析方法和设计方法5、电路功能说明一般情况下，用状态图或状态表就可以反映电路的工作特性。但在实际应用中，各个输入、输出信号都有确定的物理含义，因此，常需要结合这些信号的物理含义，进一步说明电路的具体功能，或者结合时序图说明时钟脉冲与输入、输出及内部变量之间的时间关系。二、时序电路的基本分析方法㈠分析的一般步骤二、时序电路的基本分析方法㈡分析举例第十章时序数字电路§2.时序电路的基本分析方法和设计方法【例1】试画出图示时序电路的状态图和时序图。

解：1、写方程式①时钟方程图示电路是一个同步时序电路，对于同步时序电路时钟方程可省去不写。

二、时序电路的基本分析方法㈡分析举例二、时序电路的基本分析方法㈡分析举例第十章时序数字电路§2.时序电路的基本分析方法和设计方法【例1】试画出图示时序电路的状态图和时序图。

②输出方程③驱动方程2、求状态方程二、时序电路的基本分析方法㈡分析举例二、时序电路的基本分析方法㈡分析举例第十章时序数字电路§2.时序电路的基本分析方法和设计方法Y输出次态现态111011101001110010100000101110010000111111101100101011013、进行计算二、时序电路的基本分析方法㈡分析举例二、时序电路的基本分析方法㈡分析举例第十章时序数字电路§2.时序电路的基本分析方法和设计方法4、画状态图与时序图000001011111110100/0/1/1/1/1/1(a)/1010101/1(b)②时序图①状态图二、时序电路的基本分析方法㈡分析举例二、时序电路的基本分析方法㈡分析举例第十章时序数字电路§2.时序电路的基本分析方法和设计方法5、电路能否自启动的判断000001011111110100/0/1/1/1/1/1(a)/1010101/1(b)有效状态在时序电路中，凡是被利用了的状态，都叫做有效状态。无效状态在时序电路中，凡是没有被利用的状态，都叫做无效状态。有效循环无效循环二、时序电路的基本分析方法㈡分析举例二、时序电路的基本分析方法㈡分析举例第十章时序数字电路§2.时序电路的基本分析方法和设计方法5、电路能否自启动的判断000001011111110100/0/1/1/1/1/1(a)/1010101/1(b)能自启动：在时序电路中，虽然存在无效状态，但不形成循环，这样的时序电路叫做能够自启动的时序电路。不能自启动：在时序电路中，既有无效状态存在，又形成循环，这样的时序电路称为不能自启动的时序电路。二、时序电路的基本分析方法㈡分析举例试画出图示时序电路的状态图和时序图。【例2】第十章时序数字电路§2.时序电路的基本分析方法和设计方法二、时序电路的基本分析方法(二)分析举例解：1、写方程式

①时钟方程：②驱动方程：图示电路是一个异步时序电路。2、求状态方程

CP上升沿有效CP上升沿有效上升沿有效第十章时序数字电路§2.时序电路的基本分析方法和设计方法二、时序电路的基本分析方法(二)分析举例CP上升沿有效D触发器的特性方程：将驱动方程代入特性方程，可得CP1CP2CP2CP1CP1CP1CP2CP2CP2CP2CP2CP2CP0001CP0010CP0010CP0000CP0001CP0110CP0010CP0100111011101001110010100000FF0FF1FF2时钟条件次态现态第十章时序数字电路§2.时序电路的基本分析方法和设计方法二、时序电路的基本分析方法(二)分析举例3、进行计算

在依次将电路的现态代入状态方程进行计算求次态时，要注意每个方程式有效的时钟条件，只有当其时钟条件具备时，触发器才会按方程式的规定更新状态，否则将保持状态不变。CP上升沿有效

上升沿有效CP上升沿有效4、画状态图与时序图111100011000001010110101CP上升沿有效CP上升沿有效上升沿有效5、由状态图可知此电路虽有3个无效状态101、110、111，但电路能自启动。第十章时序数字电路§2.时序电路的基本分析方法和设计方法二、时序电路的基本分析方法(二)分析举例.三、时序电路的基本设计方法

给定的是设计要求，或是一段文字描述，或是状态图，待求的是满足要求的时序电路。第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(一)设计的一般步骤(一)设计的一般步骤

1、进行逻辑抽象，建立原始状态图

①分析给定设计要求，确定输入变量、输出变量、电路内部状态间的关系及状态数；②定义输入变量、输出变量逻辑状态的含义，进行状态赋值，对电路的各个状态进行编号；③按照题意建立原始状态图。2、进行状态化简，求最简状态图①确定等价状态；

第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(一)设计的一般步骤原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，都是等价状态。②合并等价状态，画最简状态图。3、画出用二进制数进行编码后的状态图①确定二进制代码的位数

若用M表示电路状态数，用n代表要使用的二进制代码的位数，则根据编码的概念，可根据下列不等式来确定n：第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(一)设计的一般步骤②对电路状态进行编码

n位二进制代码有2n个，用来对M个状态进行编码，方案有很多种，若选择适当，则可得到比较简单的设计结果。③画出编码后的状态图状态编码方案确定之后，便可画出用二进制代码表示电路状态的状态图。4、选择触发器，求时钟方程、输出方程和状态方程①选择触发器可供选择的触发器是JK触发器和D触发器，前者功能齐全使用灵活，后者控制简单设计容易。触发器的个数应等于对电路状态进行编码的二进制代码的位数，即为n。第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(一)设计的一般步骤②求时钟方程若采用同步方案，各个触发器的时钟信号都选用输入CP脉冲即可；若采用异步方案，则需根据状态图先画出时序图,然后从翻转要求出发为各个触发器选择出合适的时钟信号。③求输出方程

可以从状态图中规定的输出与现态和输入的逻辑关系写出输出信号的标准与或表达式，用公式法求其最简表达式；也可由状态图画出输出信号的卡诺图，再求最简表达式，无论哪种方法化简，均应注意将无效状态对应的最小项当成约束项处理，因这些状态在电路正常工作时是不会出现的。第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(一)设计的一般步骤④求状态方程

第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(一)设计的一般步骤采用同步方案，可从状态图直接写出状态方程，再用公式法或卡诺图法进行化简。不管用那种方法化简，都要尽量利用约束项(无效状态对应的最小项)进行化简。采用异步方案时，若能注意一些特殊约束项(即不具备时钟条件的触发器该时刻的现态所对应的最小项也可当成约束项)的确认和处理，则可得到更加简化的状态方程。无效状态对应的最小项当约束项处理，与同步方案无异，且对每个触发器次态函数都适用。6、画逻辑电路图5、求驱动方程①变换状态方程使之具有和触发器特性方程一致的表达形式；②与特性方程比较，按变量相同、系数相等、方程必等的原则求出驱动方程。第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(一)设计的一般步骤;①先画触发器并编号，标出有关输入和输出端；②按时钟方程、驱动方程、输出方程连线。7、检查设计的电路能否自启动将电路的无效状态依次代入状态方程进行计算，看在CP信号操作下能否回到有效状态，如无效状态构成循环，则设计的电路不能自启动，应采取措施予以解决。比如修改设计重新进行状态分配，或利用触发器的异步输入端强行预置有效状态等。(二)设计举例【例1】设计一个时序电路。要求见图10.2.2所示状态图。解：题中已给出二进制编码的状态图，故设计的1、2、3步可省，直接从第4步开始。4、选择触发器、求时钟方程、输出方程和状态方程第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(二)设计举例000001010011100101/1/0/0/0/0/0/Y排列：图10.2.2②求时钟方程采用同步方案，故CP0=CP1=CP2=CP第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(二)设计举例①选择触发器

由于JK触发器功能齐全、使用灵活，故选用3个CP下降沿触发的边沿JK触发器。③求输出方程a、确定约束项：110、111两个代码未出现，故和是约束项；b、求输出Y的最简表达式。由状态图规定的输出与现态之间的逻辑关系为利用约束项化简得④求状态方程

用公式法或图形法求状态方程的最简与或表达式。xxxxxx0001011011100010001010110100第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(二)设计举例000001010011100101/1/0/0/0/0/0/Y排列：图10.2.25、求驱动方程

第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(二)设计举例JK触发器的特性方程为：①变换状态方程②比较特性方程求驱动方程6、画逻辑图CP0=CP1=CP2=CP第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(二)设计举例,7、检查电路能否自启动将无效状态110、111代入输出方程和状态方程进行计算，110111000(有效状态)/0/1可见，所设计的时序电路能够自启动。第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(二)设计举例,结果如下：设计一个串行数据检测电路，要求是：连续输入3个或3个以上1时输出1，其它情况均输出0。【例2】解：1、逻辑抽象，建立原始状态图

检测电路的输入是串行数据，输出是检测结果，从起始状态出发，要检测连续输入3个和3个以上1的情况，故应设置4个内部状态，即取M=4。用X和Y表示输入数据和输出结果，起始状态为S0，S1、S2、S3表示连续输入1个1、2个1、3个1和3个以上1时的状态。X/YS0S1S2S31/01/01/11/10/00/00/00/0原始状态图第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(二)设计举例2、进行状态化简，画最简状态图

S0S1S2X/Y1/01/01/10/00/00/0最简状态图3、画出用二进制数编码后的状态图

000111X/Y1/01/01/10/00/00/0第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(二)设计举例①确定等价状态：S2和S3是等价状态。②合并等价状态，得最简状态图。①状态数M=3，故取n=2；②进行状态编码，取S0=00、S1=01、S2=11；③画编码后的状态图。4、选择触发器，求时钟方程、输出方程和状态方程

第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(二)设计举例,000111X/Y1/01/01/10/00/00/0×1001×000010110100Y的卡诺图①选用两个CP下降沿触发的边沿JK触发器；②采用同步方案，即CP0=CP1=CP；③求输出方程，由状态图的输出Y的卡诺图，可得第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(二)设计举例,④求状态方程根据状态图画出电路次态的卡诺图如图所示，由卡诺图可得状态方程如下：000111X/Y1/01/01/10/00/00/0xx1111011xx000000010110100电路次态的卡诺图5、求驱动方程JK触发器的特性方程①变换状态方程，使之与特性方程形式相同第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(二)设计举例,约束项②比较得：6、画逻辑图第十章时序数字电路§2.时序电路的基本分析方法和设计方法三、时序电路的基本设计方法(二)设计举例,0010110/01/17、检查电路能否自启动

将电路无效状态10代入输出方程和状态方程，计算得可见电能自启动。【例3】设计一个时序电路，要求见状态图。/0/0/0000001

010100011/0/1解：1、选择触发器、求时钟方程、输出方程