常用集成电路

常用集成电路第一页，共八十九页，2022年，8月28日2

使用最广泛的中规模组合逻辑集成电路有二进制并行加法器、译码器、编码器、多路选择器和多路分配器等。一、定义

二进制并行加法器：是一种能并行产生两个二进制数算术和的组合逻辑部件。

二进制并行加法器

按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。

二、类型及典型产品

第二页，共八十九页，2022年，8月28日3

1．串行进位二进制并行加法器：由全加器级联构成，高位的进位输出依赖于低位的进位输入。典型芯片有四位二进制并行加法器T692。

四位二进制并行加法器T692的结构框图如下图所示。

FA3

FA2

FA1

F4

F3

F2

F1

C0

C1

C2

C3

FC4

B1

A1

B2

A2

B3

A3

B4

A4

T692的结构框图FA4

第七章

中规模通用集成电路及其应用第三页，共八十九页，2022年，8月28日4

串行进位二进制并行加法器的特点：

被加数和加数的各位能同时并行到达各位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链。由于每一位相加的和都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然，这种加法器运算速度较慢，而且位数越多，速度就越低。如何提高加法器的运算速度?必须设法减小或去除由于进位信号逐级传送所花费的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。第四页，共八十九页，2022年，8月28日5

四位二进制并行加法器T693构成思想如下：

2．超前进位二进制并行加法器：根据输入信号同时形成各位向高位的进位，然后同时产生各位的和。通常又称为先行进位二进制并行加法器或者并行进位二进制并行加法器。典型芯片有四位二进制并行加法器T693。

由全加器的结构可知，第i位全加器的进位输出函数表达式为

第五页，共八十九页，2022年，8月28日6

当i=1、2、3、4时，可得到4位并行加法器各位的进位输出函数表达式为：令（进位传递函数）（进位产生函数）则有第七章

中规模通用集成电路及其应用

由于C1～C4是Pi、Gi和C0的函数，即Ci=f(Pi,Gi,C0),而Pi、Gi又是Ai、Bi的函数，所以，在提供输入Ai、Bi和C0之后，可以同时产生C1～C4。通常将根据Pi、Gi和C0形成C1～C4的逻辑电路称为先行进位发生器。第六页，共八十九页，2022年，8月28日7

T692、T693芯片的管脚排列图如右图所示。

三、四位二进制并加法器的外部特性和逻辑符号

1．外部特性

第七章

中规模通用集成电路及其应用图中，A4、A3、A2、A1

-------二进制被加数；

B4、B3、B2、B1

-------二进制加数；

F4、F3、F2、F1

------相加产生的和数；

C0

--------------------来自低位的进位输入；FC4

-------------------向高位的进位输出。

第七页，共八十九页，2022年，8月28日8

2．逻辑符号

四位二进制并行加法器逻辑符号如下图所示。

第七章

中规模通用集成电路及其应用第八页，共八十九页，2022年，8月28日9

二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法运算、二进制乘法运算、十进制加法运算等功能。

例1用4位二进制并行加法器设计一个将8421码转换成余3码的代码转换电路。

四、应用举例

解根据余3码的定义可知，余3码是由8421码加3后形成的代码。所以，用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输入8421码，而从输入端B4、B3、B2和B1输入二进制数0011，进位输入端C0接上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。

第七章

中规模通用集成电路及其应用第九页，共八十九页，2022年，8月28日10

实现给定功能的逻辑电路图如下图所示。

第十页，共八十九页，2022年，8月28日集成电路的分类按功能分：数字电路、模拟电路两大类数字电路：从门电路到微处理器、存储器等多种按半导体制造工艺：双极型(TTL,LTTL…)MOS(PMOS,NMOS,CMOS…)

目前最常用的工艺:CMOS（互补金属氧化物半导体）按封装（外形）分：双列直插、表面封装、BGA速度功耗集成度TTL(晶体管晶体管逻辑）快大低MOS（金属氧化物半导体）慢小高两大类工艺技术的特点：第十一页，共八十九页，2022年，8月28日集成电路的发展

“集成电路”(IC)是相对“分立原件”而言的，是所有以半导体工艺将电路集成到一块芯片的器件总称。半导体制造工艺的发展带动了集成电路的更新换代。VLSI时代存储器件制造工艺带动了整个微处理器的更新换代。

集成电路内部的连线宽度是主要的指标:0.8m,0.35m,0.25m,0.18m,0.13m…….第十二页，共八十九页，2022年，8月28日集成电路的发展小规模（SSI）1965年10个门电路以下中规模（MSI）1970年10－100个门/片大规模（LSI）1976年100－1000个门/片超大规模（VLSI）80年代初1000个门以上甚大规模（ULSI）每隔18个月集成度翻一翻第十三页，共八十九页，2022年，8月28日实例1第十四页，共八十九页，2022年，8月28日实例2可编程逻辑器件第十五页，共八十九页，2022年，8月28日特点1.装配密度增加，结构简化、体积缩小、重量减轻、功耗降低；2.电路数量大大减少，可靠性高；3.设计数字系统比较容易，维修方便，而且成本低廉，应用广泛。注意：1.掌握集成电路的功能

2.通过学习常用集成电路，掌握认识具体芯片的方法。第十六页，共八十九页，2022年，8月28日常用集成电路5.1编码器5.2译码器5.3数据选择器5.4数值比较器5.5奇偶校验器第十七页，共八十九页，2022年，8月28日主要要求：

理解编码的概念。

理解常用编码器的类型、逻辑功能和使用方法。5.1

编码器

第十八页，共八十九页，2022年，8月28日一、编码器的概念编码将具有特定含义的信息编成相应二进制代码的过程。实现编码功能的电路编码器(即Encoder)

被编信号二进制代码编码器第十九页，共八十九页，2022年，8月28日二、编码器的分类输出功能二进制编码器—输入2n个信号，输出n位代码二～十进制编码器—10个信号输入，BCD码输出一般编码器—输入信号有约束优先编码器—按优先级别高低编码代表0～9十个数字第二十页，共八十九页，2022年，8月28日I1I2I3I4I5I6I7Y0Y1Y23位二进制编码器用n位二进制数码对2n个输入信号进行编码的电路。

二进制编码器由图可写出编码器的输出逻辑函数为由上式可列出真值表为原码输出Y0=I1·I3·I5·I7Y2=I4·I5·I6·I7Y1=I2·I3·I6·I7Y0=I1·I3·I5·I7I0省略不画8个需要编码的输入信号输出

3

位

二进制码I1I2I3I4I5I6I7Y0Y1Y21111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输出输入被编信号高电平有效。8线–3线编码器第二十一页，共八十九页，2022年，8月28日二—十进制编码器框图编码器I0I1I2I9Y3

Y2

Y1

Y0

按键产生二进制代码(BCD)第二十二页，共八十九页，2022年，8月28日二—十进制编码器真值表第二十三页，共八十九页，2022年，8月28日二—十进制编码器函数式2、由表写逻辑式,并化为最简式。111111111111111或运算形式第二十四页，共八十九页，2022年，8月28日二—十进制编码器函数式与非式或运算形式第二十五页，共八十九页，2022年，8月28日I1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD码编码器二—十进制编码器电路图将0~9十个十进制数转换为二进制代码的电路。又称十进制编码器。

I0省略不画输出4位二进制代码I1I2I3I4I5I6I7Y0Y1Y2I8I9Y310线–4线编码器第二十六页，共八十九页，2022年，8月28日电话室有三种电话，按由高到低优先级排序依次是火警电话，急救电话，工作电话，要求电话编码依次为00、01、10。试设计电话编码控制电路，要求用集成门电路实现。解：（1）根据题意知，同一时间电话室只能处理一部电 话，用A、B、C分别代表火警、急救、工作三种电话，电 话铃响用1表示，铃没响用0表示。当优先级别高的信号有 效时，低级别的则不起作用，这时用×表示；用Y1、Y2表 示输出编码。（2）列真值表第二十七页，共八十九页，2022年，8月28日输出输入000001100001××01×001Y2Y1A

B

C真值表（3）写逻辑表达式（4）画出逻辑电路图&&11ABY2CY1第二十八页，共八十九页，2022年，8月28日为何要使用优先编码器？优先编码器1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输出输入允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。普通编码器在任何时刻只允许一个输入端请求编码，否则输出发生混乱。第二十九页，共八十九页，2022年，8月28日CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二

-

十进制优先编码器CT74LS147

I9=1，I8=0时，不论I0~I7为0还是

1，电路只对I8进行编码，输出反码0111。反码输出被编信号输入，(省略了I0)，低电平有效。0111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1输出输入

I9=0时，不论其他Ii为0

还是1，电路只对I9进行编码，输出Y3Y2Y1Y0=0110，为反码，其原码为1001。111010×××××××01100××××××××1111111111111无编码请求Y3Y2Y1Y0=1111依次类推CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9被编信号优先级别从高到低依次为

I9、I8、I7、I6、I5、

I4、I3、I2、I1、I0。第三十页，共八十九页，2022年，8月28日74LS148的符号图和管脚图IEGSOE三线-八线编码器第三十一页，共八十九页，2022年，8月28日1.IE为使能输入端，也为选用输入端，(低电平有效)当EI为高电平时，所有的输入端均被封所在高电平；2.OE为使能输出端(低电平有效)3.GS为优先编码工作标志(低电平有效)4.该电路为反码输出第三十二页，共八十九页，2022年，8月28日1011111111E0X10XXXXXXX01111XXXXXXX1100000000GS111111110711111111101111111110110111110010111110X01001110XX0011110XXX001010XXXX00010XXXXX0000XXXXXX0A2A1A0

654321(A2,A1,A0用反码编码，Gs为编码输出，Eo为使能输出,Ei为使能输入)76543210用公式化简：A＋AB＝A＋B(E0＝0，表示本片没有编码，多片相连时低位可以编码)第三十三页，共八十九页，2022年，8月28日图4.14所示为利用74LS148编码器监视8个化学罐液面的报警编码电路。若8个化学罐中任何一个的液面超过预定高度时，其液面检测传感器便输出一个0电平到编码器的输入端。编码器输出3位二进制代码到微控制器。此时，微控制器仅需要3根输入线就可以监视八个独立的被测点。微控制器报警编码电路★74LS1488-3线优先编码器

应用1第三十四页，共八十九页，2022年，8月28日左图所示为利用74LS148编码器监视8个化学罐液面的报警编码电路。若8个化学罐中任何一个的液面超过预定高度时，其液面检测传感器便输出一个0电平到编码器的输入端。编码器输出3位二进制代码到微控制器。此时，微控制器仅需要3根输入线就可以监视八个独立的被测点。微控制器报警编码电路★74LS1488-3线优先编码器

应用第三十五页，共八十九页，2022年，8月28日主要要求：

理解译码的概念。

掌握二进制译码器CT74LS138的逻辑功能和使用方法。6.4

译码器

理解其他常用译码器的逻辑功能和使用方法。掌握用二进制译码器实现组合逻辑电路的方法。第三十六页，共八十九页，2022年，8月28日一、译码的概念与类型

译码是编码的逆过程。

将表示特定意义信息的二进制代码翻译出来。实现译码功能的电路

译码器二进制译码器二-十进制译码器

数码显示译码器译码器(即Decoder)

二进制代码

与输入代码对应的特定信息

译码器第三十七页，共八十九页，2022年，8月28日二、二进制译码器将输入二进制代码译成相应输出信号的电路。n位

二进制代码

2n位

译码输出二进制译码器译码输出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输出高电平有效译码输出011111101101110110111000Y3Y2Y1Y0A0A1译码输入0000译码输出低电平有效2-4线译码器电路与工作原理演示第三十八页，共八十九页，2022年，8月28日(一)3线－8线译码器CT74LS138简介

CT74LS138A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7逻辑功能示意图

(一)

3线－8线译码器CT74LS138简介

3位二进制码输入端8个译码输出端低电平有效。使能端S1高电平有效，

S2、S3低电平有效，即当S1=1，

S2=S3=0时译码，否则禁止译码。第三十九页，共八十九页，2022年，8月28日0111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2S2+S3S1输出输入CT74LS138

真值表允许译码器工作禁止译码

Y7~Y0由输入二进制码A2、A1、A0的取值决定。011111111111111111010101010101010100010000000000输出逻辑函数式Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1二进制译码器能译出输入变量的全部取值组合，故又称变量译码器，也称全译码器。其输出端能提供输入变量的全部最小项。

第四十页，共八十九页，2022年，8月28日(二)用二进制译码器实现组合逻辑函数(二)

用二进制译码器实现组合逻辑函数由于二进制译码器的输出端能提供输入变量的全部最小项，而任何组合逻辑函数都可以变换为最小项之和的标准式，因此用二进制译码器和门电路可实现任何组合逻辑函数。当译码器输出低电平有效时，多选用与非门；译码器输出高电平有效时，多选用或门。第四十一页，共八十九页，2022年，8月28日由于有A、B、C三个变量，故选用3线

-8线译码器。解：(1)根据逻辑函数选择译码器[例]试用译码器和门电路实现逻辑函数选用3线-8线译码器CT74LS138，并令A2=A，A1=B，A0=C。(2)将函数式变换为标准与-或式(3)根据译码器的输出有效电平确定需用的门电路第四十二页，共八十九页，2022年，8月28日ABCYY1Y0Y3Y4Y2Y5Y6Y71S1S2S3A0A1A2CT74LS138(4)画连线图Y&CT74LS138输出低电平有效，，i=0~7因此，将Y函数式变换为采用5输入与非门，其输入取自Y1、Y3、Y5、Y6和Y7。第四十三页，共八十九页，2022年，8月28日[例]试用译码器实现全加器。解：(1)分析设计要求，列出真值表设被加数为Ai

，加数为Bi

，低位进位数为Ci-1。输出本位和为Si

，向高位的进位数为Ci

。列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi-1BiAi输出输入(3)选择译码器选用3线–8线译码器CT74LS138。并令A2=Ai，A1=Bi，A0=Ci-1。(2)根据真值表写函数式第四十四页，共八十九页，2022年，8月28日Y1Y0Y3Y4Y2Y5Y6Y71S1S2S3AiSiCi-1A0A1A2CT74LS138CiBi(4)根据译码器的输出有效电平确定需用的门电路(5)画连线图Ci&Si&CT74LS138输出低电平有效，，i=0~7因此，将函数式变换为第四十五页，共八十九页，2022年，8月28日CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S3S2S1Y8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31(三)译码器的扩展

A3A2A1A0低位片高位片(三)译码器的扩展

例如两片CT74LS138组成的4线–

16线译码器。16个译码输出端4位二进制码输入端低3位码从各译码器的码输入端输入。A2A1A0A2A1A0A2A1A0S11S2A3S1S3S3S2E高位码A3与高位片STA端和低位片STB端相连，因此，A3=0时低位片工作，A3=1时高位片工作。STA不用，应接有效电平1。作4线–16线译码器使能端，低电平有效。第四十六页，共八十九页，2022年，8月28日CT74LS138组成的4线–

16线译码器工作原理E=1时，两个译码器都不工作，输出Y0~Y15都为高电平1。(1)A3=0时，高位片不工作，低位片工作，译出与输入0000~0111分别对应的8个输出信号Y0~Y7。(2)A3=1时，低位片不工作，高位片工作，译出与输入1000~1111分别对应的

8

个输出信号

Y8~

Y15。E=0时，允许译码。CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S3S2S1Y8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31A3A2A1A0低位片高位片A2A1A0A2A1A0A2A1A0S11S2A3S1S3S3S2E第四十七页，共八十九页，2022年，8月28日将BCD码的十组代码译成0~9十个对应输出信号的电路，又称4线–10线译码器。三、二－十进制译码器8421BCD码输入端，从高位到低位依次为A3、A2、A1和A0。10个译码输出端，低电平0有效。4线-10线译码器CT74LS42逻辑示意图Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A3第四十八页，共八十九页，2022年，8月28日111111111111111111111111011111111111111011111111111100111111111111110111111111110101伪码011111111110019101111111100018110111111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3输出输入十进制数4线-10线译码器CT74LS42真值表00000010001001000111100110101000101100010000000000111111111111111111111111111111111111111111111111111111111111111101111011001111010101伪码01第四十九页，共八十九页，2022年，8月28日5.2.3数字显示译码器在数字系统中，常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。二-十进制编码显示译码器显示器件第五十页，共八十九页，2022年，8月28日

分段式按显示方式分点阵式

半导体显示器荧光数码管液晶显示器

按发光物质分分类第五十一页，共八十九页，2022年，8月28日第五十二页，共八十九页，2022年，8月28日液晶显示器件(LCD)LCD是一种平板薄型显示器件，驱动电压低，工作电流非常小，配合CMOS电路可以组成微功耗系统。第五十三页，共八十九页，2022年，8月28日半导体数码管（LED）外形图第五十四页，共八十九页，2022年，8月28日按内部连接方式不同，七段数字显示器分为

共阳极

和共阴极

两种。小数点abcdefgabcde=0f=0g共阴极e=0f=0共阳极低有效高有效第五十五页，共八十九页，2022年，8月28日七段显示译码器的设计显示译码器abcdefgabcdefgA3A2A1A0R第五十六页，共八十九页，2022年，8月28日功能表000101100000010110110100001111110DCBAabcdefg09(8421)00111111001010001100110101101101101101011111100011111111001111101101111110000abcdefg第五十七页，共八十九页，2022年，8月28日★A3~A0是字型译码器输入的BCD地址代码。★Ya

~Yg表示字型译码器的段位显示代码。并规定灯亮为“1”，不亮为“0”。所以输出为高电平，可以驱动共阴极LED数码管。★灯测试输入端★消隐输入端★灭“0”输入端★灭“0”输出端控制端：表示消隐输入/灭0输出端。第五十八页，共八十九页，2022年，8月28日第五十九页，共八十九页，2022年，8月28日十A3A2A1A0abcdefg显示01100001111111011X00011011000021X00101110110131X00111111100141X01001011001151X01011101101161X01101001111171X01111111000081X10001111111191X100111110011101X101010001101111X101110011001121X110010100011131X110111001011141X111010001111151X111110000000XXXXXX00000000100000000000000XXXXX111111117448功能表：abcdefg第六十页，共八十九页，2022年，8月28日

从功能表中看出：表中列出输入BCD代码的前十个状态与Ya~Yb十个字型对应关系外，还规定了输入为1010~1111这六个状态下的显示字型。

灯测试输入端主要用于检查LED的好坏。

消隐输入端（与灭“0”输出端共用）

灭“0”输入端，熄灭无意义的0

灭“0”输出端与（灭“0”输入端配合使用）0时，输出a~g全“1”七段全亮。1时，正常译码。0时，不管输入何种状态，输出全01时，正常译码。0时，灭掉不要显示的0，001→11时，显示0,不灭中间0。101→101第六十一页，共八十九页，2022年，8月28日A3~A0=0000当：（功能表倒数第二行）表示本位应显示的0已经灭掉。功能扩展应用将灭0输出和灭0输入配合使用，可以实现多位数码显示的灭0控制。第六十二页，共八十九页，2022年，8月28日

例：用八位译码、显示器和规定小数点位构成具有灭0功能的十进制显示器。…RBIRBO…RBIRBO…RBIRBO…RBIRBO…RBIRBO…RBIRBO…RBIRBO…RBIRBO·11第六十三页，共八十九页，2022年，8月28日第六十四页，共八十九页，2022年，8月28日

在数字系统传输过程中，有时要从一组输入数据中，选择出某一个数据，完成这种功能的逻辑电路称作数据选择器（或称为多路选择开关）。

数据选择器是一个多输入，单输出的组合逻辑电路。1、数据选择器的设计例：用小规模电路设计4选1数据选择器什么是4选1？用开关来表示。00011011

在地址码的控制下，从D0～D4中任选一个送到公共输出端Y。真值表：A1A0Y00D001D110D211D3111&&&&≥15.3数据选择器第六十五页，共八十九页，2022年，8月28日2、中规模TTL集成电路74LS153双4选1数据选择器工作原理&≥1&≥1111111第六十六页，共八十九页，2022年，8月28日双四选一原理图:D10D20D11D12D13D21D22D23Y1Y2双刀四掷开关(L)(R)选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。第六十七页，共八十九页，2022年，8月28日将四选一扩大为八选一°1°1A1

A0

°°ED0

D1

D2

D3A1A0ED3D2D1D0F1

F2

FD3D2D1D0D4

D5

D6

D7

≥1A2﹙a﹚

图

四选一四选一ⅠⅡA1A0°1第六十八页，共八十九页，2022年，8月28日01234567012YENMUX(2)D8D15D23D1601234567012YENMUX(3)A0A1A2A3A4012301ENMUXY01234567012YMUX(1)D0D1D2D3D4D5D6D7END3201234567012YENMUX(4)D24例如：A4A3A2A1A0=11101A4A300011011在A2A1A0地址码作用下，四片8选1都有输出，总输出由高位地址码A4A3决定。11101D5D13D21D29D29用四片8选1数据选择器和一片4选1构成32选1数据选择器。第六十九页，共八十九页，2022年，8月28日数据选择器的应用：☆选择输出信号☆实现时分多路通讯☆实现组合逻辑函数第七十页，共八十九页，2022年，8月28日A1

A0

A0

A1D0

D1

D1

D3

D3

D0

D2

D2

数

据

选

择

器

数

据

分

配

器

同步

与数据分配器组成时分传输系统A1A000D0D001D1D110D2D211D3D3这样可将并行数据变为串行进行传送，接收时将串行转变为并行。因此，节省设备。数字通信常采用此种传送方法。第七十一页，共八十九页，2022年，8月28日72

类似地，可以写出2n路选择器的输出表达式为式中，mi为选择控制变量An-1，An-2，…，A1，A0组成的最小项；Di为2n路输入中的第i路数据输入，取值0或1。3．应用举例

多路选择器除完成对多路数据进行选择的基本功能外，在逻辑设计中主要用来实现各种逻辑函数功能。

(1)用具有n个选择变量的多路选择器实现n个变量函数第七十二页，共八十九页，2022年，8月28日73

一般方法：

将函数的n个变量依次连接到MUX的n个选择变量端，并将函数表示成最小项之和的形式。若函数表达式中包含最小项mi，则相应MUX的Di接1，否则Di接0。

例1用多路选择器实现以下逻辑函数的功能：F(A,B,C)=∑m(2,3,5,6)

解由于给定函数为一个三变量函数故可采用8路数据选择器实现其功能。

具体实现：将变量A、B、C依次作为8路数据选择器的选择变量，令8路数据选择器的D0=D1=D4=D7=0，而D2=D3=D5=D6=1即可。第七十三页，共八十九页，2022年，8月28日74

该方法可通过比较8路数据选择器的输出表达式和给定函数表达式得到验证。

据此可作出用8路选择器实现给定函数的逻辑电路图，如右图所示。上述方案给出了用具有n个选择控制变量的多路选择器实现n个变量函数的一般方法。第七十四页，共八十九页，2022年，8月28日75

逻辑函数F的表达式为比较上述两个表达式可知：要使W=F，只需令A2=A,A1=B,A0=C且D0=D1=D4=D7=0，而D2=D3=D5=D6=1即可。八路数据选择器的输出函数表达式为：第七十五页，共八十九页，2022年，8月28日76

第七十六页，共八十九页，2022年，8月28日77

第七十七页，共八十九页，2022年，8月28日78

第七十八页，共八十九页，2022年，8月28日79

当函数的变量数比MUX的选择控制变量数多两个以上时，一般需要加适当的逻辑门辅助实现。在确定各数据输入时，通常借助卡诺图。