计数器7段数码管控制接口技术课程设计报告材料

实用文案《EDA技术综合设计 》课程设计报告报告 题目：计数器 7段数码管控制接口技术作者所在系部：作者所在专业：作者所在班级：作者姓名：作者学号：指导教师姓名：标准实用文案完成时间：内 容 摘 要掌握VHDL语言基本知识，并熟练运用 VHDL语言来编写程序，来下载实践到硬件上，培养使用设计综合电路的能力， 养成提供文档资料的习惯和规范编程的思想。利用 VHDL语言设计一个七段数码管控制引脚，在时钟信号的控制下，使 6位数码管动态刷新显示十进制计数器及其进位，十二进制计数器，四位二进制可逆计数器，六十进制计数器的计数结果，这期间需要seltime 分频器来动态的给各个计数器分配数码管，并显示数字的变化。关键词：VHDL语言 编程 七段数码管控制引脚 芯片标准实用文案目 录一概 述 ⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯1二方案设计与论证⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯1单元电路设计与参数计算⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯13.1数码管译码器⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯13.2十进制计数器⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯23.3六十进制计数器⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯33.4四位二进制可逆计数器⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯53.5时间数据扫描分时选择模块⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯63.6顶层文件⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯8四总的原理图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯9五器件编程与下载⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯9六性能测试与分析（要围绕设计要求中的各项指标进行）⋯⋯⋯⋯ ⋯⋯⋯⋯⋯10七实验设备⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯10八心得体会⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯10九参考文献⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯10标准实用文案课程设计任务书课题7段数码管控制引脚完成2011.名称时间12.12指导学生B09212胡辉职称副教授庄仲班级教师姓名总体设计要求和技术要点通过本课程的学习使学生掌握可编程器件、 EDA开发系统软件、硬件描述语言和电子线路设计与技能训练等各方面知识；提高工程实践能力；学会应用 EDA技术解决一些简单的电子设计问题。具体要求：1．设计一个共阴 7段数码管控制接口，在硬件时钟电路的基础上，采用分频器，输出一个1S的时钟信号，同时显示 2、3、4所要求的计数器。2．设计一个带使能输入、进位输出及同步清 0的增1十进制计数器。3．设计一个带使能输入及同步清 0的六十进制同步加法计数器；标准实用文案．设计一个四位二进制可逆计数器；工作内容及时间进度安排第16周：周一、周二：设计项目的输入、编译、仿真周三：器件编程下载与硬件验证周四：成果验收与总结周五：撰写课程设计总结报告课程设计成果把编写好的程序下载到试验箱，使数码管能够按照编写的程序显示出正确的结果，实验成功。标准实用文案一、概述设计一个共阴 7段数码管控制接口，在硬件时钟电路的基础上，采用分频器，输出一个1S的时钟信号。一个带使能输入、进位输出及同步清 0的增1十进制计数器。一个带使能输入及同步清 0的六十进制同步加法计数器和一个四位二进制可逆计数器。要求：在时钟信号的控制下，使6位数码管动态刷新显示上述计数器的计数结果。二、方案设计与论证首先VHDL语言编写底层文件和三个计数器的程序，再编写分频器和数码管的程序，最后用例化语句编写顶层文件，分别都调试在确认无误后把顶层文件下载到试验箱，连接导线，完成后实现在时钟信号的控制下， 6位数码管动态刷新显示三个计数器的技术结果。三、单元电路设计1.数码管译码器程序library ieee;entitydeledisport(num:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0));enddeled;architecturefunofdeledisbegin--abcdefg标准实用文案led<="1111110"whennum="0000"else"0110000"whennum="0001"else"1101101"whennum="0010"else"1111001"whennum="0011"else"0110011"whennum="0100"else"1011011"whennum="0101"else"1011111"whennum="0110"else"1110000"whennum="0111"else"1111111"whennum="1000"else"1111011"whennum="1001"else"1110111"whennum="1010"else"0011111"whennum="1011"else"1001110"whennum="1100"else"0111101"whennum="1101"else"1001111"whennum="1110"else"1000111"whennum="1111";endfun;原理图2.十进制计数器程序标准实用文案library ieee;entitycnt10isport(clk,clr,en:instd_logic;co:outstd_logic;q:bufferstd_logic_vector(3downto0));endcnt10;architecturebehaveofcnt10isbeginprocess(clk,clr,en)beginif(en='0')thenq<="0000";elsif(clk'eventandclk='1')thenif(clr='1')thenq<="0000";elsif(q=9)thenq<="0000";co<='1';elseq<=q+1;co<='0';endif;endif;endprocess;标准实用文案endbehave;原理图仿真波形图3.六十进制计数器程序LIBRARYIEEE;ENTITYcnt60ISPORT(clk,clr,en:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));标准实用文案ENDcnt60;ARCHITECTUREbehaveOFcnt60ISSIGNALqh,ql:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk,clr,en)BEGINIF(en='1')THENql<="0000";qh<="0000";ELSIF(clk'eventandclk='1')THENIF(clr='1')THENql<="0000";qh<="0000";ELSIF(ql=9)THENql<="0000";IF(qh=5)THENqh<="0000";ELSEqh<=qh+1;ENDIF;ELSEql<=ql+1;ENDIF;ENDIF;q<=qh&ql;ENDPROCESS;ENDbehave;原理图标准实用文案波形图4.四位二进制可逆计数器程序libraryieee;entitykn4isport(clk,clr,plus_sub:instd_logic;q:bufferstd_logic_vector(3downto0));endkn4;architecturebehaveofkn4isbeginprocess(clk,clr,plus_sub)beginif(clk'eventandclk='1')then标准实用文案if(clr='1')thenq<="0000";elsif(plus_sub='1')thenif(q=15)thenq<="0000";elseq<=q+1;endif;elsif(plus_sub='0')thenif(q=0)thenq<="1111";elseq<=q-1;endif;endif;endif;endprocess;endbehave;原理图波形图标准实用文案5.时间数据扫描分时选择模块程序libraryieee;entityseltimeisport(clk,reset,ci:instd_logic;Kn4,cnt10:instd_logic_vector(3downto0);cnt60:instd_logic_vector(7downto0);daout:outstd_logic_vector(3downto0);dp:outstd_logic;sel:outstd_logic_vector(2downto0));endseltime;architecturefunofseltimeissignalcount:std_logic_vector(2downto0);beginsel<=count;process(clk,reset)begin标准实用文案if(reset='0')thencount<="000";elsif(clk'eventandclk='1')thenif(count>="101")thencount<="000";elsecount<=count+1;endif;endif;casecountiswhen"000"=>daout<=cnt10(3downto0);dp<='0';when"001"=>daout(3downto1)<="000";daout(0)<=ci;dp<='0';when"010"=>daout<=kn4(3downto0);dp<='0';when"011"=>daout<=cnt60(7downto4);dp<='0';whenothers=>daout<=cnt60(3downto0);dp<='0';endcase;endprocess;endfun;原理图标准实用文案6.顶层文件程序libraryieee;entityss_topisport(clk,clr,en,plus_sub,clkdsp:instd_logic;a,b,c,d,e,f,g,dpout:outstd_logic;sel:outstd_logic_vector(2downto0));endss_top;architectureoneofss_topiscomponentcnt60port(clk,clr,en:instd_logic;q:outstd_logic_vector(7downto0));endcomponent;componentkn4port(clk,clr,plus_sub:instd_logic;标准实用文案q:bufferstd_logic_vector(3downto0));endcomponent;componentcnt10port(clk,clr,en:instd_logic;co:out std_logic;q:bufferstd_logic_vector(3downto0));endcomponent;componentdeledPORT(num:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0));endcomponent;componentseltimeport(clk,reset,ci:instd_logic;cnt60:instd_logic_vector(7downto0);kn4:instd_logic_vector(3downto0);cnt10:instd_logic_vector(3downto0);dp:out std_logic;daout:outstd_logic_vector(3downto0);sel:out std_logic_vector(2downto0));endcomponent;signalcnt60_out:std_logic_vector(7downto0);标准实用文案signalkn4_out:std_logic_vector(3downto0);signalcnt10_out:std_logic_vector(3downto0);signalcnt10_co:std_logic;signalledout:std_logic_vector(6downto0);signalseltime_out:std_logic_vector(3downto0);Begina<=ledout(6);b<=ledout(5);c<=ledout(4);d<=ledout(3);e<=ledout(2);f<=ledout(1);g<=ledout(0);u1:deledportmap(num=>seltime_out,led=>ledout);u2:cnt10 portmap(clk=>clk,clr=>clr,en=>en,co=>cnt10_co,q=>cnt10_out);u3:cnt60portmap(clk=>clk,clr=>clr,en=>en,q=>cnt60_out);u4:kn4portmap(clk=>clk,clr=>clr,plus_sub=>plus_sub,q=>cnt16_out);u5:seltimeportmap(clk=>clkdsp,reset=>clr,ci=>cnt10_co,cnt60=>cnt60_out,kn4=>kn4_out,cnt10=>cnt10_out,daout=>seltime_out,dp=>dpout,sel=>sel);endone;四、总的原理图标准实用文案五、器件编程与下载用VHDL语言编译四种计数器的、译码器和分时器的程序，然后把他们用例化语句编译成顶层文件，仿真成功以后下载到试验箱通过数码管显示出结果，试验成功。六、性能测试与分析各个程序编译完成以后，通过波形图检测程序的正确性，当源程序 en=1时程序才能运行，当 clr=1 时清零，等于零时工作，在两个都工作的情况下