第二章微处理器与总线

1第2章

微处理器与总线2主要内容：微处理器的一般构成及工作原理；8088微处理器的特点、引线及结构；总线的一般概念；*80386微处理器的特点及结构；*Pentium4微处理器中的新技术。3§2.1

微处理器概述4了解：微处理器的功能；微处理器的基本组成。5微处理器的功能是计算机系统的核心根据指令实现各种相应的运算实现数据的暂存实现与存储器和接口的信息通信…….6主机硬件系统——CPU计算机的控制中心，提供运算、判断能力构成：ALU、CU、Registers（p29）例：Intel8088/8086、PIII、P4、CeleronAMDK7（Athlon、Duron）CPU的字长：4位、8位、16位、32位、64位是指单位时间内一次能处理的数据的位数。7微处理器的一般构成运算器控制器内部寄存器组1、运算器运算器由算术逻辑运算单元ALU、通用或专用寄存器组以及内部在线三部分组成运算器结构：82、控制器控制器基本功能：指令控制时序控制操作控制9控制器结构1011§2.28088微处理器12主要内容：8088/8086CPU的特点8088CPU外部引线及功能；8088CPU的内部结构和特点；各内部寄存器的功能；8088的工作时序。138088、8086基本类似16位CPU、AB宽度20位、具有40条外部引线差别：指令预取队列：8088为4字节，8086为6字节数据总线引脚：8088有8根，8086有16根8088为准16位CPU，内部DB为16位，但外部仅为8位，16位数据要分两次传送本课程主要介绍8088（IBMPC采用）14微处理器典型结构示意图:15一、8088/8086CPU的特点了解：程序与指令指令执行的一般过程指令的串行执行与并行流水线执行8088/8086CPU的主要特点161.程序和指令程序：具有一定功能的指令的有序集合指令：由人向计算机发出的、能够为计算机所识别的命令。172.

指令执行的一般过程

取指令指令译码读取操作数执行指令存放结果183.串行和并行方式的指令流水线串行工作方式：控制器和运算器交替工作，按顺序完成上述指令执行过程。并行工作方式：运算器和控制器可同时工作。19串行工作方式8088以前的CPU采用串行工作方式：取指令1执行指令1分析指令1CPUBUS忙碌忙碌取指令2执行指令2分析指令21）CPU访问存储器(存取数据或指令)时要等待总线操作的完成2）CPU执行指令时总线处于空闲状态缺点：CPU无法全速运行解决：总线空闲时预取指令，使CPU需要指令时能立刻得到20并行工作方式8088CPU采用并行工作方式取指令1执行指令1分析指令1CPU取指令2执行指令2分析指令2取指令2执行指令2分析指令2忙碌忙碌忙碌忙碌忙碌BUS21

总线接口单元BIU（BusInterfaceUnit）：负责取指令、取操作数和写结果。

执行单元EU（ExcutionUnit）：负责指令的译码和执行。该单元无直接对外的接口，要译码的指令将从BIU的指令队列中获取，。指令预取队列(IPQ)8088CPU由BIU和EU两大部分构成：228088的流水线操作8088CPU包括两大部分：EU和BIUBIU不断地从存储器取指令送入IPQ，EU不断地从IPQ取出指令执行EU和BIU构成了一个简单的2工位流水线指令预取队列IPQ是实现流水线操作的关键（类似于工厂流水线的传送带）新型CPU将一条指令划分成更多的阶段，以便可以同时执行更多的指令例如，PIII为14个阶段，P4为20个阶段(超级流水线)234.

8088/8086CPU的特点采用并行流水线工作方式

——通过设置指令预取队列实现对内存空间实行分段管理

——将内存分为4个逻辑段，以实现对1MB空间的寻址支持多处理器系统CPU内部结构存储器寻址部分工作模式248088CPU的两种工作模式8088可工作于两种模式下最小模式最大模式最小模式为单处理器模式，控制信号较少，一般可不必接总线控制器。最大模式为多处理器模式，控制信号较多，须通过总线控制器与总线相连。25最小模式下的连接示意图8088CPU••控制总线数据总线地址总线地址锁存数据收发ALE时钟发生器26最大模式下的连接示意图8088CPU数据总线地址总线地址锁存数据收发ALE时钟发生器总线控制器控制总线27两种工作模式的选择方式8088是工作在最小还是最大模式由MN/MX端状态决定。MN/MX=0工作于最大模式，反之工作于最小模式28二、8088CPU的引线及功能引脚定义的方法可大致分为：：每个引脚只传送一种信息（RD等）；引脚电平的高低不同的信号（IO/M等）；CPU工作于不同方式有不同的名称和定义（WR/LOCK等）；分时复用引脚（AD7

～AD0等）；引脚的输入和输出分别传送不同的信息（RQ/GT等）。298088处理器芯片引脚图:30主要引线（最小模式下）8088是工作在最小还是最大模式由MN/MX端状态决定：MN/MX=0时工作于最大模式，反之工作于最小模式。数据信号线(DB)与地址信号线(AB)：AD7～AD0：三态，地址/数据复用线。ALE有效时为地址的低8位。地址信号有效时为输出，传送数据信号时为双向。A16~A19/S3~S6：三态，输出。高4位地址信号，与状态信号S6-S3分时复用。A15～A8：三态，输出。输出8位地址信号。31S4,S3的状态编码表

S4

S3所代表段寄存器

0

0数据段寄存器

0

1堆栈段寄存器

1

0代码段寄存器或不使用

1

1附加段寄存器其中：S6恒等于0,S5指示中断允许标志位IF的状态。32主要的控制和状态信号WR：三态，输出。写命令信号；RD：三态，输出。读命令信号；IO/M：三态，输出。指出当前访问的是存储器还是I/O接口。高：I/O接口，低：内存DEN：三态，输出。低电平时，表示DB上的数据有效；RESET：输入，为高时，CPU执行复位；ALE：三态，输出。高：AB地址有效；DT/R：三态，输出。数据传送方向，高：CPU输出，低：CPU输入33[例]：当WR=1，RD=0，IO/M=0时，表示CPU当前正在进行读存储器操作。34READY信号(输入)：用于协调CPU与存储器、I/O接口之间的速度差异READY信号由存储器或I/O接口发出。READY=0时，CPU就在T3后插入TW周期，插入的TW个数取决于READY何时变为高电平。35中断请求和响应信号INTR：输入，可屏蔽中断请求输入端。可用软件屏蔽。高：有INTR中断请求NMI：输入，非屏蔽中断请求输入端。不可用软件屏蔽。低高，有NMI中断请求INTA：输出，对INTR信号的响应。36总线保持信号HOLD：总线保持请求信号输入端。当CPU

以外的其他设备要求占用总线时，通过该引脚向CPU发出请求。HLDA：输出，对HOLD信号的响应。为高电平时，表示CPU已放弃总线控制权，所有三态信号线均变为高阻状态。RESET:系统复位输入信号,高电平有效.复位后CPU内部寄存器的状态如下表所示37复位后的内部寄存器状态表38

SS0:是一条状态输出线，它与IO/M

DT/R信号决定了最小模式下当前总线周期的状态。

CLK：这个是时钟信号输入端。

VCC

：它是5V电源输入引脚。

GND：它是接地端。39状态编码表408088最小模式系统结构示意图：41三、8088CPU的功能结构1、8088/8086的内部结构8088内部由两部分组成：执行单元（EU）总线接口单元（BIU）428088处理器内部结构框图:43执行单元EU包括

算术逻辑单元（运算器）8个通用寄存器1个标志寄存器

EU部分控制电路44执行单元EU功能:执行指令

从指令队列中取指令代码译码在ALU中完成数据的运算运算结果的特征保存在标志寄存器FLAGS中。45总线接口单元BIU包括

段寄存器指令指针寄存器指令队列地址加法器总线控制逻辑46总线接口单元BIU功能：从内存中取指令送入指令预取队列负责与内存或输入/输出接口之间的数据传送在执行转移程序时，BIU使指令预取队列复位，从指定的新地址取指令，并立即传给执行单元执行。47结论指令预取队列的存在使EU和BIU两个部分可同时进行工作，即：实现指令的并行执行目的：提高了CPU的效率；降低了对存储器存取速度的要求482、8088的内部寄存器含14个16位寄存器，按功能可分为三类8个通用寄存器4个段寄存器2个控制寄存器498088/8086的内部寄存器:50通用寄存器

数据寄存器（AX，BX，CX，DX）地址指针寄存器（SP，BP）变址寄存器（SI，DI）51数据寄存器8088含4个16位数据寄存器，它们又可分为8个8位寄存器，即：AXAH，ALBXBH，BLCXCH，CLDXDH，DL常用来存放参与运算的操作数或运算结果52数据寄存器特有的习惯用法AX：累加器。多用于存放中间运算结果。所有I/O指令必须都通过AX与接口传送信息；BX：基址寄存器。在间接寻址中用于存放基地址；CX：计数寄存器。用于在循环或串操作指令中存放循环次数或重复次数；DX：数据寄存器。在32位乘除法运算时，存放高16位数；在间接寻址的I/O指令中存放

I/O端口地址。53地址指针寄存器SP：堆栈指针寄存器，其内容为栈顶的偏移地址；BP：基址指针寄存器，常用于在访问内存时存放内存单元的偏移地址。54BX与BP在应用上的区别作为通用寄存器，二者均可用于存放数据；作为基址寄存器，BX通常用于寻址数据段；BP则通常用于寻址堆栈段。BX一般与DS或ES搭配使用55变址寄存器SI：源变址寄存器DI：目标变址寄存器变址寄存器常用于指令的间接寻址或变址寻址。特别是在串操作指令中，用SI存放源操作数的偏移地址，而用DI存放目标操作数的偏移地址。56段寄存器用于存放逻辑段的段基地址(逻辑段的概念后面将要介绍)

CS：代码段寄存器

代码段用于存放指令代码

DS：数据段寄存器

ES：附加段寄存器

数据段和附加段用来存放操作数

SS：堆栈段寄存器

堆栈段用于存放返回地址，保存寄存器内容，传递参数578088/8086对段寄存器使用的约定:58控制寄存器IP：指令指针寄存器，其内容为下一条要执行指令的偏移地址8088的BIU维护着长度为4字节的指令队列，该队列按照“先进先出”FIFO（FirstInFirstOut）的方式进行工作。当队列中出现一个字节或一个字节以上的空缺时，BIU会自动取指弥补这一空缺；当程序发生转移时，BIU又会废除原队列，通过重新取指来形成新的指令队列。BIU的取指对象位于内存的代码段，在寻址时，其段地址由段寄存器CS提供，偏移地址由指令指针IP（InstructionPointer）提供。其中，指令指针IP是一个取指专用的16位地址寄存器，有时也被称为程序计数器PC（ProgramCounter）。59它有自动增量的功能，与CS配合后总是指向下次要“取”的指令字节。在8位CPU中，PC所指的对象既是下次要取的指令字节，也是下次要译码执行的指令字节。但是，在8088中，“取指”和“指令的译码执行”是由两个单元分别独立完成的，二者可以并行操作，也就是说EU正在执行某条指令时，BIU可能正在取另一条指令，所以IP指示的只是取指的位置。IP不能由用户直接编程，但执行某些指令（如转移、子程序调用或子程序返回）或某些操作（如中断调用或中断返回）后，其值将发生变化。60FLAGS：标志寄存器状态标志：存放运算结果的特征控制标志：控制某些特殊操作

6个状态标志位(CF，SF，AF，PF，OF，ZF)3个控制标志位(IF，TF，DF)6162状态标志位例给出以下运算结果及运算后各状态标志位的状态：10110110+1111010010110110

+11110100101010101CF=OF=AF=PF=SF=ZF=10101063四、8088/8086CPU的存储器组织物理地址8088：20根地址线，可寻址220(1MB)个存储单元CPU送到AB上的20位的地址称为物理地址

648088有A19~A0共20根地址线向外传送地址信号，用来寻址不同的存储单元和I/O端口。在访问存储器时，其20根地址线都有效；在访问外设时，仅16根地址线(A15~A0)有效。也就是说，8088管理着1MB的内存空间，同时也管理着64KB的I/O端口空间。其中，20位的内存地址称为物理地址，BIU在寻址内存时将使用这一地址，它由BIU内20位的地址加法器形成。但是，这一地址与用户在编程中使用的地址形式不同，后者被称为内存的“逻辑地址”。65物理地址物理地址..60000H60001H60002H60003H60004H...12HF0H1BH08H存储器的操作完全基于物理地址。问题：8088的内部总线和内部寄存器均为16位，如何生成20位地址？解决：存储器分段66存储器分段高地址低地址段基址段基址段基址段基址最大64KB，最小16B段i-1段i段i+167逻辑地址段基地址和段内偏移组成了逻辑地址

段地址偏移地址(偏移量)格式为：段地址:偏移地址物理地址=段基地址×16+偏移地址60002H00H12H60000H0000段基地址（16位）段首地址××ו••×××偏移地址=0002H68物理地址的形成：69BIU中的地址加法器用来实现逻辑地址到物理地址的变换8088可同时访问4个段，4个段寄存器中的内容指示了每个段的基地址段基址段内偏移物理地址+16位20位0000708088/8086对段寄存器使用的约定:71[例]：已知CS=1055H，DS=250AH，ES=2EF0H，SS=8FF0H，

DS段有一操作数，其偏移地址=0204H，

1)画出各段在内存中的分布

2)指出各段首地址

3)该操作数的物理地址=？10550H250A0H2EF00H8FF00HCSSS

CSDSES解：

各段分布及段首址见右图所示。操作数的物理地址为：250AH×10H+0204H=252A4H7273[例］：复位时CS的内容为FFFFH，IP的内容为0000H。复位后的启动地址由CS段寄存器和IP的内容(作为偏移量)共同决定，即：启动地址=CS×16+IP=FFFF0H+0000H=FFFF0H;74五、8088/8086CPU的工作时序时序的概念：CPU各引脚信号在时间上的关系。总线周期：CPU完成一次访问内存(或接口)操作所需要的时间。一个总线周期至少包括4个时钟周期。时钟周期：由时钟发生器产生。是计算机内部最小的时间单位，用Ti表示。(总线周期的时序参见教材p51)75图2.218088的读总线周期76图2.228088的写总线周期776.内部寄存器小结全部为16位寄存器只有4个数据寄存器分别可分为2个8位寄存器所有16位寄存器中：全部通用寄存器中，只有AX和CX中的内容一定为参加运算的数据，其余通用寄存器中的内容可能是数据，也可能是存放数据的地址；SP中的内容通常为堆栈段的栈顶地址；段寄存器中的内容为相应逻辑段的段地址；IP中的内容为下一条要取的指令的偏移地址；FLAGS中有9位标志位787.实模式下的存储器寻址小结每个内存单元在整个内存空间中都具有惟一地址每个内存单元的地址都由两部分组成：段基地址

:

段内相对地址（偏移地址）段基地址决定了逻辑段在内存中所占的区域，改变段基地址，则改变了逻辑段的位置。一个逻辑段的默认长度为64KB，最小长度值为16B。逻辑段可以有多个，但只有4种类型。在一个程序模块中，每种类型的逻辑段最多只能有一个。79三、总线80主要内容：总线的基本概念和分类；总线的工作方式；常用系统总线标准。81总线结构的优点简化系统设计（模块化）提高兼容性便于扩充升级便于维修减低生产成本821.概述总线：

是一组导线和相关的控制、驱动电路的集合。是计算机系统各部件之间传输地址、数据和控制信息的通道。832.总线分类地址总线（AB）数据总线（DB）控制总线（CB）按信息传送类型分CPU总线：CPU

其他部件系统总线：主机I/O接口外部总线：微机外设按层次结构843.总线的系统结构单总线结构CPUMMI/OI/OI/O85多总线结构面向CPU的双总线结构面向主存的双总线结构双总线结构多总线结构86面向CPU的双总线结构：存储器与I/O接口间无直接通道CPUMI/OI/OI/O87面向存储器的双总线结构：在单总线结构基础上增加一条CPU到存储器的高速总线CPUMI/OI/OI/O88现代微机中的多总线结构：894.总线操作一个总线周期分为5个步骤：总线请求总线仲裁寻址数据传送传送结束905.总线的主要性能指标总线带宽（B/S）：单位时间内总线上可传送的数据量总线位宽（bit）：能同时传送的数据位数总线的工作频率（MHz）总线带宽=（位宽/8）（工作频率/每个存取周期的时钟数）91总线传输需要解决的问题：传输同步——协调通信双方的传输操作同步、异步、半同步总线仲裁——消除多个设备同时使用总线造成的冲突现象Master查询，Slave独立请求出错处理信号驱动二、总线的基本功能92总线传输同步总线仲裁控制出错处理总线驱动总线的基本功能：931、总线的数据传送同步传输——用公共的时钟统一各部件数据发送和接收的时机异步传输——用控制和状态信号协调各部件数据发送和接收的时机半同步——用公共的时钟统一控制和状态信号的产生时机（即控制和状态信号与时钟是同步的），但数据发送和接收的时机仍不固定942、总线仲裁控制用来决定某一时刻哪一个部件可以使用总线集中控制——统一由总线控制器进行控制分散控制——总线控制由各部件共同实现，所有部件均按统一的规则来访问总线95总线仲裁——集中控制1）链式查询（p59图2-28）——基本原理是：部件提出申请（BR）总线控制器发出批准信号（BG）提出申请的部件截获BG，并禁止BG信号进一步向后传播提出申请的部件发出总线忙信号（BS），开始使用总线。总线忙信号将阻止其他部件使用总线，直到使用总线的设备释放总线电路最简单，但优先级固定，不能改变96总线仲裁——集中控制2）计数器查询——基本原理是：需要使用总线的部件提出申请（BR）总线控制器发出递增的设备地址提出申请的设备检查设备地址，若与自己的地址匹配，就发出总线忙信号（BS），然后就可以使用总线总线控制器根据检测到BS信号时的设备地址就知道当前哪个设备使用了总线调整设备地址发出的顺序即可改变优先级别仲裁过程较慢97总线仲裁——集中控制3）独立请求——基本原理是：每个设备都拥有独立的总线请求线和总线应答线总线控制器对所有的总线请求进行优先级排队，并响应级别最高的请求得到响应的设备将占用总线进行传输最常用，响应速度最快PC机中使用的8237DMAC采用此种方式3、总线驱动及出错处理98三、常用系统总线和外设总线标准991、系统总线：ISA（8/16位）PCI（32/64位）AGP（加速图形端口）PCI-E（PCIExpress）目前最新的系统总线标准，采用串行方式传输数据，依靠高频率来获得高性能。1002、外设总线USB总线IEEE1394101本章小结微处理器的一般构成8088CPU的主要引线及其功能8088CPU的内部结构内部寄存器功能寄存器中数据的含义8位寄存器中存放的均为运算的数据存储器寻址逻辑地址，段基地址，偏移地址，物理地址102最小模式下的连接示意图8088CPU••控制总线数据总线地址总线地址锁存数据收发器ALE时钟发生器3片8282DT/R#DEN#8286103最大模式最大模式——可支持多处理器（p66图2-33）大多数控制信号是由总线控制器8288对S0#、S1#、S2#三个信号译码得到，如DT/R#、ALE、DEN#、IOR#、IOW#、MEMR#、MEMW#信号。DB和AB的构成