讲义课件教程

5⽔CPU设实验理解计算机指令流⽔线的协调⼯作原理，初步掌握流⽔线的设计原理2.深刻理解流⽔线寄存器在流⽔线实现3理解和掌握流⽔段的划分、设计原理及其实现4.掌握运算器、寄存器堆、器、控制器在流⽔⼯作⽅式下，有别于实验⼀的设计⽅法5掌握流⽔⽅式下，通过I/O端⼝与外部设备进实验采⽤VerilogHDL在quartusⅡ中实现基本的具有20条MIPS指令的单周期CPU设计利⽤实验提供的标准测试程序代码，完成仿真测试利⽤⾃⼰编写的程序代码，在⾃⼰设计的CPU上，实现对板载输⼊开关或按键的状态输⼊处理结果，利⽤板载LED灯或7段LED数码管显⽰出来实验DE1SOC实验板套件1套万⽤表1台⽰波器1顶层实验设计采⽤了如下图所⽰的结inputresetn,clock,mem_clock;output[31:0]input[3:0]in_port0,in_port1;output[6:0]hex0,hex1,hex2,hex3,hex4,hex5;wire[31:0]out_port0,out_port1,wire[31:0] wire[31:0]wire[31:0]wire[31:0]wire[31:0]//registerwire[4:0]wire[3:0]wire[1:0]//freezePCandIF/IDwirewpcir;wirewirewirewire//IF/ID/MEMreadatnegedgeofclock. pipeifif_stage(pcsource,pc,bpc,da,jpc, pipeirinst_reg(pc4,ins,wpcir,clock,resetn,dpc4,inst);pipeididstage(mwreg,mrn,ern,ewreg,em2reg,mm2reg,dpc4,inst,pipederegdepipeemregem_reg(ewreg,em2reg,ewmem,ealu,eb,ern,clock,resetn,mwreg,pipememmemstage(mwmem,malu,mb,wmo,wm2reg,inport0,inport1,pipemwregmw_reg(mwreg,mm2reg,mmo,malu,mrn,clock,resetn,wwreg,muxx32wbreg[3:0]low0,high0,low1,high1,low2,high2;always@(*)high0=out_port0/low0=out_port0-high0*10; outport1/10;low1=out_port1-high1*10;high2=out_port2/10;low2=out_port2-high2*sevensegtrans0(low0,hex4);sevensegtrans1(high0,hex5);sevensegtrans2(low1,hex2);sevensegtrans3(high1,hex3);sevensegtrans4(low2,hex0);sevensegtrans5(high2,hex1);具体pipepc决定了当前应该赋给pc的值，这是⼀个D锁存器，当wpcir=1且resetn!=0的时候才⼀种，rom通过输⼊的pc获取输出的IF级和ID级之间的流⽔线寄存器模块，当wpcir1且resetn!0的时候，D锁存器将pc4赋值给dpc4，将ins赋regfile和单周期的⼀致，cu中除去解决数据和控制的forwardA&B，以及控制停顿的wpcir，其余均与单周期流⽔线⼀致。值得注意的是，fwda,fwdb⽤来判断是否有可以⽤转发来解决的数据，通过⼀个四modulemodulepipeid(mwreg,mrn,ern,ewreg,em2reg,mm2reg,dpc4,inst,inputwireinputwiremwreg,ewreg,em2reg,mm2reg,wwreg;inputwire[4:0]mrn,ern,wrn;inputwire[31:0]outputwiredwreg,dm2reg,dwmem,daluimm,dshift,djal,wpcir;outputwire[3:0]daluc;outputwire[31:0]da,db,dimm,bpc,jpc;outputwire[4:0]drn;outputwire[1:0]pcsource;wiredregrt,sext;//fromCU.wire[3:0]daluc_tmp;wire[4:0]drn_tmp;wirez=~|(da^db);wire[5:0]op=inst[31:26];wire[5:0]func=inst[5:0];wire[4:0]rs=inst[25:21];wire[4:0]rt=inst[20:16];wire[4:0]rd=inst[15:11];wire[31:0]sa={27'b0,inst[10:6]};//extendto32bitsfromsaforshiftwire[31:0]rf_outa,pipecucu(op,func,z,dwmem_tmp,dwreg_tmp,dregrt,dm2reg_tmp,daluc_tmp,dshifttmp,daluimm_tmp,pcsource,djal_tmp,regfilerf(rs,rt,wdi,wrn,wwreg,clock,resetn,rf_outa,rf_outb);assigndwreg=wpcir?dwreg_tmp:1'b0;assigndm2reg=wpcir?dm2reg_tmp:1'b0;assigndwmem=wpcir?dwmem_tmp:1'b0;assigndaluimm wpcir?daluimmtmp:1'b0;assigndshift=wpcir?dshift_tmp:1'b0;assigndjal=wpcir?djal_tmp:1'b0;assigndaluc=wpcir?daluc_tmp:4'b0;assigndrn assignjpc={dpc4[31:28],inst[25:0],1'b0,1'b0};wiree=sext&inst[15];wire[15:0]imm={16{e}};assigndimm {imm,inst[15:0]};wire[31:0]offset={imm[13:0],inst[15:0],1'b0,1'b0};assignbpc=dpc4+offset;//data//forwarding:1instructionbefore,R-type=>ealu(readybeforenegedgeofsystem//forwarding:2instructionsbefore,R-type=>malu(readybeforenegedgeofsystemwire[1:0]fwda,assignfwda[0]=(ewreg&~em2reg&ern==rs&ern!=0)|assignfwda[1]=(mwreg&~mm2reg&mrn==rs&ern!=rs&mrn!=0)|(mm2reg&mrn==rs&mrn!=0);assignfwdb[0] (ewreg&~em2reg&ernrt&ern!0)|(mm2reg&mrnrt&mrn!0);assignfwdb[1]=(mwreg&~mm2reg&mrn==rt&ern!=rt&mrn!=0)|wire[31:0]assignda dshift?sa:rfmux4x32forwarding_da(da_tmp,ealu,malu,mmo,fwda,da);mux4x32//neednottostop:2instruction//havetostop:1instructionbefore,assignwpcir=~(em2reg&((ern==rs)|(ern==rt))&//controlhazards:flushwhenj/jal/beq/bne. atnextEXE，ALU与单周期 致，增 MEM/WB线寄存器，当resetn!=0时，将MEM段的输出赋给WB段的输⼊，否则输⼊变成0流⽔线流⽔线cpu可能会发⽣结构，数据和控制。本实验要解决的是数据和控制数据及解决办法。数据是指令之间会有数据相关的问题，⼀条指令没有执⾏完，下⼀条指令就 顿会⼤⼤降低流⽔线cpu的效率，所以本实验采⽤了内部前推的⽅法应对数据。内部前推有三种情况，alu的计算结果从EXE段推到ID段，alu的计算结果从MEM段推到ID段，lw指令从数据器读出的 器的写信号与wpcir做与运算。这⼀部分在ID段controlunit控制及解决办法。MIPS指令集中有jr，beq，bne，j，jal会引起pc的转移或跳转，但是在跳转过指令这次我实现的是减法器的功能汇编指令采⽤的寄存器地址需要与输⼊端⼝⼀致并将操作数与结果通过sw指令到输出端⼝上。DEPTHDEPTH=64;%Memorydepthandwidtharerequired%WIDTH=32;%Enteradecimalnumber%ADDRESSRADIX HEX;%Addressandvalueradixesareoptional%DATA_RADIX=HEX;%EnterBIN,DEC,HEX,orOCT;unless%%otherwisespecified,radixes=HEX%0 ;%addi$2,$0,801 ;%addi$3,$0,842:200400c0;%addi$4,$0,c03:200500c4;%addi$5,$0,c44:8c8a0000;%lw$10,0($4)5:8cab0000;%lw$11,0($5)6 ;%addi$8,$10,07 ;