第二章 可编程逻辑器件

第二章可编程逻辑器件§2.1

可编程逻辑器件概述§2.2复杂可编程逻辑器件§2.3现场可编程门阵列FPGA§2.4在系统可编程（ISP）逻辑器件§2.5FPGA和CPLD的开发应用选择1可编程逻辑器件PLD--ProgrammableLogicDevices：用户构造逻辑功能

传统数字系统

由固定功能标准集成电路74/54系列、4000、4500系列构成。设计无灵活性,芯片种类多，数目大。

现代数字系统

仅由三种标准积木块：微处理器、存贮器和PLD构成。即CPU+RAM+PLD模式。PLD的设计是其核心。2§2.1可编程逻辑器件的概述第二

章380年代初：Lattice公司推出GAL_GenericArrayLogic(第二代）；一、PLD的发展进程70年代初：PROM、

PLA_ProgrammableLogicArray

（第一代）；70年代末：AMD公司推出

PAL_ProgrammableArrayLogic；490年代初：Lattice公司提出ISP(InSystemProgramming)概念，推出ispLSI。

80年代中：Xilinx公司推出

FPGA(Field

ProgrammableGatesArray)；

Altera公司推出EPLD(Erasable

ProgrammableLogicDevice)；近年PLD的发展：

密度：单片已达1000万系统门

速度：达420MHz以上

线宽：已达90nm，属甚深亚微米技术（VDSM—VeryDeepSubMicrometer）5

高集成度；

高速度；

高可靠；

在系统编程（ISP_InSystemProgramming）

PLD已占整个IC产值的40%以上。PLD的产量、集成度每年增加35%，成本降低40%。二、PLD产品的特点：61、从互连延时入手解决系统速度问题门延时：几百ns→不足2ns

互连延时：相对门延时越来越大三、近年PLD的发展热点

线宽互连延时占系统延时比例0.6um30%0.5um50%0.35um70%7

1）ISP（In_SystemProgrammability/Programming）：

是指对器件、电路板、整个电子系统进行逻辑重构和修改功能的能力。这种重构可以在制造之前、制造过程中、甚至在交付用户使用之后进行。

传统PLD：先编程后装配；

ISPPLD：可先编程后装配，也可先装配后编程。2、在系统可编程技术（ISP）8ISP功能提高设计和应用的灵活性减少对器件的触摸和损伤不计较器件的封装形式允许一般的存储样机制造方便支持生产和测试流程中的修改允许现场硬件升级迅速方便地提升功能未编程前先焊接安装系统内编程--ISP在系统现场重编程修改9设计设计修改方便，产品面市速度快，减少原材料成本，提高器件及板级的可测试性。制造减少制造成本，免去单独编程工序，免去重做印刷电路板的工作，大量减少库存，减少预处理成本，提高系统质量及可靠性。现场服务/支持提供现场系统重构或现场系统用户化的可能，提供遥控现场升级及维护的可能2）ISP技术的优越性10非ISP工艺流程从仓库提取器件进半成品库对器件编程贴标签提取特定器件焊接电路板电路板测试编程及电路板测试焊接电路板从仓库提取器件3）ISP技术简化生产流程比较：ISP技术对缩短生产周期，加快产品上市极为重要。ISP工艺流程11

现配置时间为几十~~几百ms

实时重配问题

配置时间的极大缩短：硬件→软硬件→资源4）ISP的进一步发展：12PLD任意一个组合逻辑都可以用“与—或”表达式来描述，该“与—或阵列”结构能实现大量的组合逻辑功能。2.2基本结构与分类13电路符号表示常用逻辑门符号与现有国际符号的对照2.2基本结构与分类14电路符号表示图PLD的互补缓冲器图PLD的互补输入图PLD中与阵列表示图PLD中或阵列的表示图阵列线连接表示

2.2基本结构与分类15

PLD的生产厂家众多，产品名称各异，分类方法多样。常见的PLD产品：PROM、EPROM、EEPROM、

PLA、FPLA、PAL、GAL、CPLD、EPLD、

EEPLD、HDPLD、FPGA、pLSI、

ispLSI、

ispGAL、ispGDS等。PLD的种类及分类方法2.2基本结构与分类16低密度PLD：高密度PLD（HDPLD）：超过500门PLD低密度的PLD，如PLA、PROM、PAL、GAL高密度的PLD（HDPLD）1、根据器件密度分为：2.2基本结构与分类17

FPGA（FieldProgrammableGatesArray）

CPLD（ComplexProgrammableLogicDevice）

FPGA：内部互连结构由多种长度不同的连线资源组成，每次布线的延迟可不同，属统计型结构。逻辑单元主体为由静态存储器（SRAM）构成的函数发生器，即查找表。通过查找表可实现逻辑函数功能。采用SRAM工艺。2、根据器件互连结构、逻辑单元结构分为：2.2基本结构与分类18含查找表的逻辑单元：（FPGA）2.2基本结构与分类LE(LC)结构图数据1Lab控制3LE输出进位链级联链查找表

(LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab控制1CLRNDQ数据2数据3数据4Lab控制2Lab控制4可编程寄存器19CPLD:①

内部互连结构由固定长度的连线资源组成,布线的延迟确定,属确定型结构.②逻辑单元主要由“与或阵列”构成.该结构来自于典型的

PAL、GAL器件结构。③组合逻辑资源比较丰富，适合组合电路较多的控制应用。FPGA与CPLD不同点:2.2基本结构与分类20

CPLD：内部互连结构由固定长度的连线资源组成，布线的延迟确定，属确定型结构。逻辑单元主要由“与或阵列”构成。该结构来自于典型的PAL、GAL器件的结构。采用EEPROM工艺。

任意一个组合逻辑都可以用“与—或”表达式来描述，所以该“与—或阵列”结构能实现大量的组合逻辑功能。2.2基本结构与分类21复杂可编程逻辑器件的基本逻辑单元16个扩展乘积项可编程的寄存器2.2基本结构与分类22CPLD和FPGA的主要区别：1）结构上的不同2）集成度的不同

CPLD：500-50000门；

FPGA：1K–100M门3）应用范围的不同

CPLD逻辑能力强而寄存器少（1K左右），适用于控制密集型系统；FPGA逻辑能力较弱但寄存器多（100多K），适于数据密集型系统。4）使用方法的不同2.2基本结构与分类23一次性编程：PROM、PAL重复可编程：紫外线擦除：数十次；

E2CMOS工艺：上千次；

SRAM结构：上万次3、从可编程特性分为4、从编程元件分为熔丝型开关；可编程低阻电路元件；EPROM；EEPROM；SRAM；2.2基本结构与分类24§2.2复杂可编程逻辑器件第二

章25§2.3现场可编程门阵列第二

章26PROMPROM表达的PLD图阵列用PROM完成半加器逻辑阵列2.3简单可编程逻辑器件27PLA

PLA逻辑阵列示意图2.3简单可编程逻辑器件28PLA图PLA与PROM的比较2.3简单可编程逻辑器件29PAL

PAL结构：图PAL的常用表示：2.3简单可编程逻辑器件30PAL图一种PAL16V8的部分结构图2.3简单可编程逻辑器件31GAL图GAL16V8的结构图2.3简单可编程逻辑器件32GAL：

GeneralArrayLogicDevice最多有8个或项，每个或项最多有32个与项EPLDErasableProgrammableLogicDevice乘积项逻辑GAL2.3简单可编程逻辑器件33逻辑宏单元输入/输出口输入口时钟信号输入三态控制可编程与阵列固定或阵列GAL16V82.3简单可编程逻辑器件34

PLD（FPGA、CLPD）种类繁多，特点各异。共同之处包括三大部分：

a.一个二维的逻辑块阵列，构成了PLD器件的

逻辑核心。

b.输入/输出块。

c.连接逻辑块的互连资源，用于逻辑块

之间、逻辑块与输入/输出块之间的连接。2.3简单可编程逻辑器件35

CPLD与FPGA的主要区别在于逻辑块（逻辑宏单元）的构成不同：CPLD的基本逻辑单元如：EPM71282.3简单可编程逻辑器件36PLD结构图输入/输出块互连资源逻辑块(逻辑阵列）2.3简单可编程逻辑器件37Altera器件概述

Altera公司PLD分为两大系列：

MAXMAX9000MAX7000MAX5000ClassicFLEXAPEXIIAPEX20KFLEX10KFLEX8000FLEX6000AlteraPLD系列2.3简单可编程逻辑器件38MAX7000系列MAX7000SMAX7000AEMAX7000B2.3简单可编程逻辑器件39

MAX系列：多阵列矩阵（MultipleArrayMatrix）

内部结构：

可编程的“与”阵列和固定

“或”阵列实现逻辑功能；采用EPROM工艺(Classic、

MAX5000)，或EEPROM工艺（MAX7000、MAX9000）；

属CPLD。MAXMAX9000MAX7000MAX5000Classic2.3简单可编程逻辑器件40

FLEX系列：灵活逻辑单元阵列（FlexibleLogicElementMatrix）

内部结构：

使用查找表（LookUpTable__LUT）结构来实现逻辑功

能；采用SRAM工艺；属

FPGA。

FLEX10K首次采用嵌入式阵列

（EAB_EmbeddedArrayBlock）

APEX20K融合查找表、乘积项、

嵌入式阵列和存贮器于一体。FLEXAPEXIIAPEX20KFLEX10KFLEX8000FLEX60002.3简单可编程逻辑器件41

Altera

器件结构

2.3简单可编程逻辑器件42

Altera

器件的用户I/0引脚和可用门

2.3简单可编程逻辑器件43

Altera

器件系列引脚数的发展趋势2.3简单可编程逻辑器件44

Altera

器件系列系统可用门数的发展趋势

2.3简单可编程逻辑器件45§2.4复杂可编程逻辑器件第二

章46CPLD（ComplexProgrammable

LogicDevice）CPLD基本结构2.4复杂可编程逻辑器件471、MAX7000系列的单个宏单元结构PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄存器旁路并行扩展项通往I/O模块通往PIA乘积项选择矩阵来自I/O引脚全局时钟QDEN来自PIA的36个信号快速输入选择22.4复杂可编程逻辑器件482、逻辑阵列块(LAB)

①与或阵列

②可编程的寄存器

③多路选择3、可编程连线阵列

PIA(连接逻辑块的互连资源,用于逻辑块之间,逻辑块与输入输出块之间的连接)4、可编程I/O单元允许独立地把每个管脚配置成输入、输出、双向2.4复杂可编程逻辑器件495、扩展乘积项共享扩展乘积项结构并联扩展项馈送方式2.4复杂可编程逻辑器件50外部管脚视图2.4复杂可编程逻辑器件51内部结构图：2.4复杂可编程逻辑器件52嵌入式阵列块(EAB)、逻辑阵列块(LAB)、FastTrack、I/O单元功能描述

2.4复杂可编程逻辑器件531.可配置逻辑块（CLB_ConfigurableLogicBlock）

CLB是构成可编程逻辑阵列的功能单元，一个CLB分为两个slice，每个slice由两个逻辑单元（LC）组成。CLB框图2.4复杂可编程逻辑器件542.Slice及逻辑单元（LC_LogicCell）

Slice原理图2.4复杂可编程逻辑器件55RAM16X1SODWEWCLKA0A1A2A3LUTRAM32X1SODWEWCLKA0A1A2A3A4RAM16X1DSPODWEWCLKA0A1A2A3DPRA0DPODPRA1DPRA2DPRA3SliceLUTLUT2.4复杂可编程逻辑器件563.块RAM（BlockSelectRAM）

块RAM位于器件的左右两边。每个块RAM的大小为4096位。可构成每个端口有独立控制信号的全同步双端口4096位RAM。两端口的数据宽度能被独立地配置。可配置数据宽度RAMB4_S#_S#WEBENBRSTBCLKBADDRB[#:0]DIB[#:0]WEAENARSTACLKAADDRA[#:0]DIA[#:0]DOA[#:0]DOB[#:0]2.4复杂可编程逻辑器件574.输入/输出块

（IOB_Input/OutputBlock）VirtexIOB划分为8个Bank，每个Bank的Vcco可接不同的电源电压，以适应不同的I/O接口标准。IOBBank划分2.4复杂可编程逻辑器件58输入/输出原理图2.4复杂可编程逻辑器件595.可编程的布线（4类）

1）局部布线2）通用布线

局部/通用布线示意图2.4复杂可编程逻辑器件603）I/O布线Virtex

器件边缘有附加的布线资源，即VersaRing，丰富了CLB阵列与IOB的接口连接。2.4复杂可编程逻辑器件614）全局布线全局布线分为：四个初级全局布线网络；

24个二级全局布线网络。

4个专用输入引脚（全局时钟）：全局缓冲器驱动；最小偏移；高扇出2.4复杂可编程逻辑器件62例：全局时钟分配提供高速、低偏移的时钟分配：全局时钟分配图2.4复杂可编程逻辑器件63§2.5现场可编程逻辑器件第二

章64FPGA—FieldProgrammableGateArray三类基本资源：⑴可编程逻辑功能块CLB:

实现用户功能的基本单元⑵可编程输入/输出块IOB:

完成芯片内部逻辑与外部管脚之间的接口⑶可编程互连资源IR:

各种长度的连线线段和一些可编程连接开关2.4现场可编程逻辑器件65FPGA的基本结构查找表图FPGA查找表单元内部结构2.4现场可编程逻辑器件661、EAB—EmbeddedArrayBlock嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。EAB模块图输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1

数据宽度8,4,2,1地址宽度8,9,10,11

写使能输入时钟2.4现场可编程逻辑器件67逻辑单元LE（logicElement)是ACEX1K系列结构中最小单元包括四部分：①查找表(LUT)②可编程寄存器LE(LC)结构图数据1Lab控制3LE输出进位链级联链查找表

(LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab控制1CLRNDQ数据2数据3数据4Lab控制2Lab控制4可编程寄存器2.4现场可编程逻辑器件68③进位链：专用高速数据通道。LE之间约0.2ns高速向前进位。用于：高速计数器、任意位数加法器、比较器等DFF进位输入(来自上一个逻辑单元)S1LE1查找表LUT进位链DFFS2LE2A1B1A2B2进位输出(到LAB中的下一个逻辑单元)进位链查找表LUTn+1个LE实现n位全加器LUT分成两部分：一部分产生两输入信号及进位信号的“和”；一部分产生进位输出信号。2.4现场可编程逻辑器件69④级联链：专用高速数据通道。用相邻的多个LUT分别计算函数的各个部分，实现高扇入的逻辑函数“或”级联链IN[(4n-1)..4(n-1)]“与”级联链LUTIN[3..0]IN[4..7]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址译码速度可达2.4+0.6x3=4.2nsLUTLUTLUTLUTLUT2.4现场可编程逻辑器件703、快速通道互连(FastTrack)FastTrack组成:

行连线带、列连线带特点：快速、布线延迟可预测。但灵活性稍差器件的互连资源2.4现场可编程逻辑器件71I/O单元(IOE-InputOutputElement)IOE包含一个双向I/O缓冲器和一个寄存器2.4现场可编程逻辑器件72一个N输入查找表(LUT，LookUpTable)可以实现N个输入变量的任何逻辑功能，如

N输入“与”、

N输入“异或”等。输入多于N个的函数、方程必须分开用几个查找表（LUT）实现输出查黑找盒表子输入1输入2输入3输入4什么是查找表?基于查找表的结构模