第6章时序电路2011.7

第六章

时序逻辑电路本教材的重点6.1概述

6.2时序逻辑电路分析方法同步分析（设计）、异步分析6.3常用电路

(本章重点，补充20%)计数器、移位寄存器6.4时序逻辑电路设计方法计数器设计（略）、非计数器设计（主要）6.5时序逻辑电路中的竞争、冒险现象（自学）6.1概述JK、D触发器组门电路★状态方程:qin+1=hi(z1…zk,q1n…qln)输出方程:yj=fj(x1…xi,q1…ql)驱动方程:zk=gk(x1…xi,q1…ql)地位：数字电路核心组成：由二部分构成分析方法：三个方程组（输出是输入的函数）第六章

时序逻辑电路6.2时序逻辑电路分析方法7步法：1、逻辑图→2、方程组（①时钟②驱动③特性④状态⑤输出）→3、组合卡诺图→4、状态转换图→5、判断自启动→6、时序图→7、功能（熟练后可减为1、2、3、7四步）6.2.1同步分析6.2.2状态转换图(表)和时序图

分析[例6.2.1]功能1、逻辑图P2622、方程组①时钟方程(不是必须)CP1=CP2=CP3=CP②驱动方程J=?K=?

图6.2.1第六章

时序逻辑电路②驱动方程(6.2.1式)③特性方程(参考用)④状态方程(将驱动方程代入特性方程)并调整为规范(按下标由大到小排)与或式(6.2.2式)3、组合卡诺图(表6.2.1状态转换表)

000111100100

111000

000111100010

110100Q2

Q3Q2n+1Q1Q2

Q3Q3n+1Q1

000111100

001011100

0001111000/0010/0100/1000/01110/1010/1101/0001/000Q2

Q3Q1Y/Q3n+1Q2n+1Q1n+1Q2

Q3Q1n+1Q1⑤输出方程Y=Q3Q2(6.2.3)七进制计数器

0001111000/0010/0100/1000/01110/1010/1101/0001/000Q2

Q3Q1Y/Q3n+1Q2n+1Q1n+14、状态转换图(图6.2.2)000→001→010→011→100→101→110Q3Q2Q1

Y000000111→115、判断自启动能自启动自启动表示非循环态(例111)能进入循环区。6、时序图P269图6.2.87、功能同步七进制加法计数器，Y为进位。

设计:②状态转换图③～④组合、分卡诺图⑤～⑦三个方程⑧逻辑图[例6.2.3]分别用D、JK触发器和少量门设计四进制可逆计数器；

当A=0时实现加法计数，Y为进位；当A=1时实现减法计数，Y为借位。

②状态转换图Q2Q1

A/Y③组合卡诺图

0001111000/010/101/000/1111/110/000/100/01Q2

AQ1Y/Q2n+1Q1n+10/0001/00/0011/00/0101/00/1111/1④分卡诺图

00011110000101

1000Q2

AYQ1

000111100100111001Q2

AQ1n+1Q1⑤⑥输出、状态方程

000111100010111010Q2

AQ2n+1Q1⑦驱动方程⑧逻辑图(后)

图6.2.4

表6.2.3⑧逻辑图J1J2K1K2CICI少量门5个少量门6个⑦驱动方程⑤输出方程[作业1]分别用D、JK触发器和少量门设计四进制可逆计数器；当A=1时实现加法计数，Y为进位;当A=0时实现减法计数，Y为借位。*6.2.3异步分析(在6.3.2P297讲)图6.2.36.3.1寄存器和移位寄存器存放二进制数的电路为寄存器，由D触发器构成。特点

①一个触发器可以存储1位二进制数（“0”或“1”）

n位二进制代码的寄存器，需用n个触发器来构成。②寄存器分基本型和移位型(使用灵活、用途广泛)一、寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据1、单拍工作方式D11DC1Q0Q0D0FF01DC1Q1Q1FF11DC1Q2Q2D2FF21DC1Q3Q3D3FF3CPD0～D3即被送入进寄存器中。CP的其它状态为保持6.3若干常用时序逻辑电路

图6.3.1第六章

时序逻辑电路（1）清零：CR=0，异步清零。即有：（2）送数：CR=1时，CP上升沿送数。即有：（3）保持：在CR=1、CP以外，寄存器内容将不变。低电平有效直接置0端74LS1752、双拍工作方式基本寄存器

图6.3.2特点补充；③基本寄存器只能并(行输)入、并(行输)出。二、移位寄存器1、单向移位寄存器（1）左移移位寄存器（2）右移移位寄存器时钟方程：驱动方程：状态方程：移向:左移高位移低位熟练后可直接写状态方程6.3.1寄存器和移位寄存器特点补充：④移存器中的数码在CP作用下可依次右移或左移⑤n个脉冲后可完成串行输入，并行输出；再用n个CP脉冲又可实现串入串出⑥若串行输入端状态为0，n个CP脉冲后寄存器便被清零⑦若串行输入端状态为1，则n个CP脉冲后，寄存器便被置位(置1)。时钟方程：驱动方程：状态方程：移向:右移低位移高位熟练后可直接写状态方程图6.3.3移向控制端2、双向移位寄存器（1）门电路构成M=0时右移M=1时左移低位移高位高位移低位6.3.1寄存器和移位寄存器2、集成双向移位寄存器（1）74LS194结构和功能

0101Qin+1=Qin

低→高低←高Qin+1=Di

74LS194功能简表S0S1DSRQ0Q1Q2Q3DSLS0S1D0D1D2D3RCP74LS19412345610911715141312图6.3.674LS194内部74LS194外部结构

表6.3.2（2）74LS194扩展（成8位）S0S1D0D1D2D3D4D5D6D7RCP

D8……

Q0Q1Q2Q3Q4Q5Q6Q7Q8

······作业2：用74LS1943组成12位移位寄存器DSRQ0Q1Q2Q3DSLS0S1D0D1D2D3RCP74LS194DSRQ0Q1Q2Q3DSLS0S1D0D1D2D3RCP74LS194右入右出左入左出特性补充:⑧寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路。任何数字系统都把需要处理的数据和代码先寄存起来，以便随时取用。⑨集成移存器中的数据可以并入并出(置数)，串入串出(移位)，并入串出(置数后移位),串入并出(移位后一起输出)。⑩移存器还可方便地构成移位寄存器型计数器和顺序脉冲发生器等电路(在6.3.3节讲)。

图6.3.76.3.1寄存器和移位寄存器6.3若干常用时序逻辑电路6.3.2计数器计数器分类：同步计数器（CP统一）异步计数器（CP不统一）二进制十进制N进制二进制十进制N进制①加法④加法⑾加法(分析七进制)⑦加法⑨加法⑩加法②减法⑤减法减法⑧减法减法减法③可逆(作业4进制设计)⑥可逆可逆可逆可逆可逆一、同步计数器1、同步二进制计数器（4步分析法）（1）同步(4位)二进制加法计数器①状态方程(及规范化)状态方程输出图6.3.10

0001111000011110Q1

Q3Q2Q0Q0n+1Q3n+1Q2n+1Q1n+11111111100000000000011111111000001101001011001100011001101010011②组合(分)卡诺图(状态转换表6.3.3)驱动③(简易)状态转换图0000～1111

C=0C=1下降沿有效图6.3.12电路时序图分频器1234567891113150

循环区进位下降沿有效0000～1111

C=0C=1④时序图(画法：竖向状态转换图)图6.3.11一、同步计数器

74161功能

异步清零16进制加计数

同步置数Qi=Di

保持(有进位)保持(C=0)C=ETQ3Q2Q1Q0（2）集成同步二进制加法计数器逻辑功能图分析用＞

74LS161/3

Q3

Q2Q1

Q0

RD

D3

D2

D1D0

ET

EP

CP

CO

LD

1652439151413121110774LS163采用同步清0方式图6.3.13一、同步计数器

0001111000011110Q1

Q3Q2Q0Q0n+1Q3n+1Q2n+1Q1n+11111111100000000111100000000111101100110011010011010001100110011②组合卡诺图特性方程同步十六进制减法计数器，B是借位状态方程驱动方程（3）同步二进制减计数器①状态方程输出方程图6.3.15设计可逆计数器时，用X表示加减控制信号，如果设X＝0时作加计数，X＝1时作减计数，则把加法计数器的驱动方程和X相与，把减法计数器的驱动方程和X相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程；进位和借位也采用类似方法。重要结论:驱动方程状态方程输出方程进位借位加法计数器减法计数器（4）同步二进制加/减（可逆）计数器一、同步计数器[例]：设计3位二进制同步可逆计数器，当X=0时实现加计数，X=1时实现减计数。电路图利用中间变量可以简化结构改成4作业3：（5）单时钟同步十六进制加/减计数器Q3Q2Q1Q0U/D74LS191C/BD3D2D1D0CPICPOLDSCPI

74LS191功能

↑001

16进制加计数

↑101

16进制减计数

××

×

0

异步置数Qi=Di

××11

保持

图6.3.162、同步十进制计数器(1)同步十进制加法计数器(设计4步)一、同步计数器74LS193为双时钟可逆计数器(图6.3.18)

00011110000111101111100000000111100001100100100010001000/0/0//0/0/0//1/0/0///0/0//Q1

Q3Q2Q0Q3n+1Q2n+1Q1n+1Q0n+1/C10011001

10

01010101

00

00101101

00

00000010

1000000000

01

C=Q3Q0①组合…切记把状态方程写成Qn+1=JQn+KQn

形式!!!④逻辑图②分…③式⑤状态转换图（图6.3.20,首先确认1015的去向）

00011110000111101111100000000111100001100100100010001000/0/0//0/0/0//1/0/0///0/0//Q1

Q3Q2Q0Q3n+1Q2n+1Q1n+1Q0n+1/C111111101100→1101┒101110100000→0001→0010→0011→010010011000011101100101循环态1111000000000000CQ3Q2Q1Q0状态转换图排列顺序：C=Q3Q0为进位

1015的去向：10114，12134，14150设计的同步十进制加计数器能自启动一、同步计数器类似状态表6.3.6（2）集成十进制同步加法计数器（74LS160/2）

74LS160功能

异步清零十进制加计数

同步置数

保持(有进位)保持(C=0)逻辑功能图分析用＞

74LS160/2

Q3

Q2Q1

Q0

RD

D3

D2

D1D0

ET

EP

CP

CO

LD

1652439151413121110774LS162采用同步清0方式P291图6.3.21一、同步计数器（3）同步十进制减计数器（设计4步）①组合…

00011110000111101111100000011000001101010100011000000001/1/0//0/0/0//0/0/0///0/0//Q1

Q3Q2Q0Q3n+1Q2n+1Q1n+1Q0n+1/B10011001

10

00101010

10

00000111

10

10000000

0110000000

00

切记把状态方程写成Qn+1=JQn+KQn

形式!!!B=Q3Q2Q1Q0②分…③式④图0000000100100011010010011000→0111→0110→0101循环态

00011110000111101111100000011000001101010100011000000001/1/0//0/0/0//0/0/0///0/0//Q1

Q3Q2Q0Q3n+1Q2n+1Q1n+1Q0n+1/B1111→1110┛1101→1100┒10101011105，1110，123，1312，145，1514设计的同步十进制减计数器能自启动1010000000000000状态转换图排序：B=Q3Q2Q1Q0为借位

BQ3Q2Q1Q0⑤状态转换图（类似图6.3.23,首先确认1015的去向）一、同步计数器作业4；按7步法设计一个能自启动JK型同步12进制加计数器。类似状态表6.3.7CPI

74LS190功能

↑001

十进制加计数

↑101

十进制减计数

××

×

0

异步置数Qi=Di

××11

保持

（4）集成十进制同步加/减计数器（74LS190）Q3Q2Q1Q0U/D74LS190C/BD3D2D1D0CPICPOLDSCPP294图6.3.24一、同步计数器小结：2、3、4位二进制的加、减、可逆计数器的分析与设计；十进制加、减、可逆计数器的分析与设计。二、异步计数器1、异步二进制计数器（1）异步加计数器(分析)①方程CP1=Q0设CP0CP2=Q1CP3=Q2Q311110000100001001100001010100110111000011001010111010011101101110000000100100011010001010110011111111110110111001011101010011000

CP0Q0Q1Q2Q3CCCC初态初态t③状态转换图排列顺序：Q3Q2Q1Q0②时序图0000图6.3.25图6.3.266.3.2计数器Q端输出为减计数器（2）异步减计数器(分析)初态t图6.3.28Q30CP0Q0Q1Q2Q3CCCC图6.3.27初态设CP0CP1=Q0CP2=Q1CP3=Q210000000111101111011001111010101100100011110011010100010110001000000111111101101110010111010100100010010001101000101011001111000

CP1=Q00Q10Q20①方程③状态转换图排列顺序：Q3Q2Q1Q0②时序图Q端输出为加计数器图6.3.29或例6.2.4图6.2.10J0=K0=1

J2=K2=1

J3=Q1Q2K3=1

J1=Q3K1=1

①输出方程C=Q3Q0代入特性方程②驱动方程③状态方程2、异步十进制计数器(*6.2.3)

（1）异步十进制计数器Q1

Q3Q2Q0Q0n+1Q3n+1Q2n+1Q1n+1Q001Q001Q101

00011110000111101111111100000000000011111100000001101001011001100011001101000000④组合卡诺图(难点)⑧功能异步十进制加法计数器二、异步计数器Q1

Q3Q2Q0Q0n+1Q3n+1Q2n+1Q1n+1Q001Q001Q101⑤状态转换图C=Q3Q0111111101010→1011┒110111000000→0001→0010→0011→010010011000011101100101循环态CQ3Q2Q1Q01111000000000000

0001111000011110111111110000000000001111110000000110100101100110001100110100000000001000010011000010101001101110000110010000100001001100001010100110Q0Q1Q2Q3CP0⑥判断自启动能⑦时序图（图6.3.30）⑧功能：自启动异步十进制加法计数器，进位C仅用Q3Q2Q1为五进制计数器10→11，11→5，12→13，13→4，14→15，15→0。

（2）集成异步十进制计数器(74LS290)

五进制Q2Q1Q3CP1

二进制Q0CP0输入输出R0AR0BS9AS9BCP0CP1Q3Q2Q1Q0全1有00000(异步)有0全11001(异步)有0有0二进制计数有0有0五进制计数有0有0Q0十进制计数按虚线连接为十进制计数器S9A

74LS290S9BQ2Q1Q3Q0R0AR0BCP0CP1十进制S9A

74LS290S9BQ2Q1Q3Q0R0AR0BCP0CP1CP五进制S9A

74LS290S9BQ2Q1Q3Q0R0AR0BCP0CP1CP二进制S9A

74LS290S9BQ2Q1Q3Q0R0AR0BCP0CP1CP二、异步计数器6.3.2计数器十进制1、M<N的情况(P299)（1）异步清零、置零、置数法已有N进制计数器，需要M进制计数器三、任意进制计数器的构成方法八进制S9A

74LS290S9BQ2Q1Q3Q0R0AR0BCP0CP1CP74LS290功能输入输出R0AR0BS9AS9BCP0CP1Q3Q2Q1Q0全1有00000异步有0有0Q0十进制计数步骤：①写M进制计数器状态SM的二进制代码；②按SM代码写反馈归零逻辑；③按置零逻辑连线；④检验。[例1]用74LS290构成六进制计数器解：①S6=0110；六进制S9A

74LS290S9BQ2Q1Q3Q0R0AR0BCP0CP1CP九进制S9A

74LS290S9BQ2Q1Q3Q0R0AR0BCP0CP1CP七进制S9A

74LS290S9BQ2Q1Q3Q0R0AR0BCP0CP1CP&0000000100100011010001010110

瞬时而过不为算②R0A=Q2、R0B=Q1④Q3Q2Q1Q0③（1）异步清零、置零、置数法作业5：分别用74LS290组成3、4制计数器1、M<N的情况

74LS160功能

异步清零(Qi=0)10进制加计数

同步置数Qi=Di

保持(有进位)保持(C=0)

74LS161功能

异步清零(Qi=0)16进制加计数

同步置数

Qi=Di

保持(有进位)保持(C=0)

74LS160

Q3

Q2Q1

Q0

D3

D2

D1D0

ETEP

CP

CO

LD

11&C“6”③[例6.3.2]用74LS160实现六进制计数器&

74LS161

Q3

Q2Q1

Q0

D3

D2

D1D0

ETEP

CP

CO

LD

11[例3]判断计数器的进制数解：①S6=0110②RD=Q2Q1解：①RD=Q3Q1②1010=S10③十进制计数器④检验010000

～0101CQ3Q2Q1Q0状态转换图④检验010000

～1001CQ3Q2Q1Q0状态转换图④检验进位脉冲C上升沿有效作业6：用异步清零法实现由74LS161组成12进制计数器010100

～0000CQ3Q2Q1Q0转换图1001→010000

～0100CQ3Q2Q1Q0状态转换图CPI

74LS190功能

↑001

十进制加计数

↑101

十进制减计数

××

×

0

异步置数Qi=Di

××11

保持

④检验[例4]用74LS190实现五进制加法计数器Q3Q2Q1Q0U/D74LS190C/BD3D2D1D0CPICPOLDSCP00解：①S5=0101；②RD=Q2Q0&0000③[例5]指出用74LS190实现五进制减法计数器的错误Q3Q2Q1Q0U/D74LS190C/BD3D2D1D0CPICPOLDSCP&010000解：①U/D端应接1②检验1、M<N的情况作业7：分别用74LS190组成八进制加、减计数器。010000

～0101CQ3Q2Q1Q0状态转换图步骤：①写出M进制计数器状态SM1的二进制代码；②按SN-1代码写出归零逻辑；③在功能图上按归零逻辑连线；④检验(状态转换图)。解：①SM-1=②置零逻辑:优点：简单，无瞬时错误进位脉冲“C”上升沿有效&C“5”（2）同步清零、置零、置数法

74LS160/1功能

异步清零10/16进制计数

同步置数

保持(有进位)保持(C=0)[例6]用74LS160/1的同步置零构成六进制计数器(图6.3.36)S6-1=S5=0101③连线：如图④检验：用状态转换图同步置数

Q3

Q2Q1

Q0

D3

D2

D1D0

ETEP

CP

CO

LD

11174LS1601、M<N的情况作业8：用74LS161的同步置零法构成13进制计数器。010000

～1011CQ3Q2Q1Q0转换图检验③称模10计数器(再举6.3.36b)②代码SM-1=S12-1=1011③十二进制加计数器&“11”C

74LS161

Q3

Q2Q1

Q0

D3

D2

D1D0

ETEP

CP

CO

LD

111同步置数0110

74LS161

Q3

Q2Q1

Q0

D3

D2

D1D0

ETEP

CP

CO

LD

1111

74LS161功能

异步清零16进制加计数

同步置数

保持(有进位)保持(C=0)[例7]指出计数器的进制数同步置数解：①置零逻辑:④②转换图Q3Q2Q1Q01111011001111000100111101101110010111010C1000000000[例8]分析计数器计数范围

解：①置数逻辑：1、M<N的情况作业9：用74LS161接成计数范围为1010～1111的计数器。

74LS162/3功能

同步清零10/16进制计数

同步置数

保持(有进位)保持(C=0)&

74LS163

Q3

Q2Q1

Q0

D3

D2

D1D0

ETEP

CP

CO

LD

11[例9]用同步清零方式获得11进制计数器&

74LS162

Q3

Q2Q1

Q0

D3

D2

D1D0

ETEP

CP

CO

LD

11同步置数同步清零010000

～1010CQ3Q2Q1Q0状态转换图①代码:SM-1=S11-1=1010③连线：如图解：④检验:②清零逻辑:[例10]纠正同步置零方式获得七进制计数器的错误010000

～0110CQ3Q2Q1Q0状态转换图③D3D2D1D0=0000解：④检验:①置零逻辑:②代码:SM-1=S7-1=01101、M<N的情况低位高位Q0Q1Q2Q3Q4Q5Q6Q7图5.3.38初态:Q76543210=00000000,160(1)计数,160(2)保持

9CP…=00001001，C1=1，160(2)计数态，可续接“百”位

功能

×

0

×××

清0

↑1111

计数

↑10

××

置数

×110

×

保持×11

×0

保持随意9计数状态计数范围:(00)10～(99)10有进位输入时为计数状态无进位输入时为保持状态10CP，Q76543210=00010000低位片的进位信号C作为高位片控制信号ET、EP，两片的CP端同接计数脉冲[例6.3.3]分析图6.3.38功能2、M>N的情况推荐此法（1）并行进位方式（串行法如图6.3.39）三、任意计数器用3片74LS160构成计数范围为(000)10～(999)10的计数器。作业10先将两片N进制的计数器按接成>M进制的计数器，进位逻辑按代码M­1设计，异步总清逻辑按代码M设计。（2）整体清零方式Q0Q1Q2Q3Q4Q5Q6Q7高位低位

功能

×

0

×××

清0

↑1111

计数

↑10

××

置数

×110

×

保持×11

×0

保持[例6.3.4]741602接成(29)10进制计数器计数状态：Q7～Q4Q3～Q0→00000000～0010100000101001功能：(29)10进制计数器\\立即回02800正脉冲进位C=Q5Q3总清逻辑：图6.3.402、M>N的情况Q0Q1Q2Q3Q4Q5Q6Q7图6.3.41低位高位类似并行进位方式，先将两片N进制的计数器按接成百进制的计数器，其进位及置零逻辑按代码M­1设计。（3）整体置零(数)方式[例6.3.4]741602接成(29)10进制计数器

功能

×

0

×××

清0

↑1111

计数

↑10

××

置数

×110

×

保持×11

×0

保持计数状态：Q7～Q4Q3～Q0→00000000～001010002800进位、置零逻辑002827CP脉冲上升沿有效推荐此法2、M>N的情况作业11：用74LS160构成12归1(时钟)计数器。高位低位计数状态：Q7～Q4Q3～Q0→00000000～00100011

功能:24进制时钟实验中验证2300分析功能00010203040506070809101112131415161718192021222300A0A1A2A3

7段译码器7448(个位)abcdefg

A0A1A2A3

7段译码器7448(十位)abcdefg1时实际应用Q7Q52、M>N的情况还要掌握用74160/1实现二次跳变的设计模七计数器状态转换图：Q3Q2Q1Q0→

11111

0

0

0

1

1

0

功能

×

0

×××

清0

↑1111

计数

↑10

××

置数

×110

×

保持×11

×0

保持∵二次跳变目的数的D2和D1均为0，∴160/1的D2=D1=0。1&&LDD0D31000→0001→0010→0011→0100→0101→0110D3,2,1,0D3,2,1,001111100111功能：经译码后显示周历（实验中验证，其中“8”代表“日”)1天1、用同步清零端或置数端归零构成M进制计数器2、用异步清零端或置数端归零构成M进制计数器（1）写出第SM-1状态的二进制代码。（2）求归零逻辑，即求同步清零端或置数(零)控制端信号的逻辑表达式。（3）画连线图。（1）写出第SM状态的二进制代码。（2）求归零逻辑，即求异步清零端或置数(零)控制端信号的逻辑表达式。（3）画连线图。在集成计数器中，清零采用异步方式、置数采用同步方式的有74LS161、74LS160；清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS290则具有异步清零和异步置9功能。瞬时不算变进制小结6.3.2计数器按8421循环图6.3.43特点：①简单；②计数效率低；③不能自启动。

0001111000011110Q2Q3

Q0Q1Q0n+1Q1n+1Q2n+1Q3n+111110000111100000110011001100110001100110011001100000000111111111、环形计数器（1）非自启动

工作原理四、移位寄存器型计数器及应用反馈逻辑n=4注意排列顺序无图6.3.426.3.2计数器效循环

0001111000011110Q2Q3

Q0Q1Q0n+1Q1n+1Q2n+1Q3n+11111000011110000011001100110011000110011001100111000000000001000（2）能自启动有效循环环形计数器时序图图6.3.44图5.3.46FF0FF1

FFFF3Q0Q1

Q2Q3

D0D1

D2D31DC11DC11DC11DC1CPQ0Q1

Q2Q3≥1作业12：用74LS194实现能自启动的环形计数器。1、环形计数器反馈:

0001111000011110Q2Q3

Q0Q1Q0n+1Q1n+1Q2n+1Q3n+111110000111100000110011001100110001100110011001111111111000000002、扭环计数器反馈逻辑n=41DSRQ0Q1Q2Q3DSLS0S1D0D1D2D3CP74LS19410CP集成扭…集成式:低位→高位(右移)（1）不能自启动图6.3.47排列顺序：

nnnnQQQQ3210图6.3.48

1001→0100→1010→1101→0110→1011→0101→0010

0000→1000→1100→1110→1111→0111→0011→0001有效循环无效循环四、移位寄存器型计数器及应用2、扭环计数器DSRQ0Q1Q2Q3DSLS0S1D0D1D2D3CP74LS19410CP11110000111100000110011001100110001100110011001111111111000000001001→0100→1010→1101→0110→1011→0101→0010

0000→1000→1100→1110→1111→0111→0011→0001Q0Q1Q2Q3→

作业13:用74194设计2个能自启动的扭环形计数器（2）非自启动转为自启动的步骤(须掌握)

①标注有效环和无效环的Q1Q2Q3相同状态③修改反馈逻辑Q0n+1的卡诺图、写表达式、画电路图②修改跳转目标

0001111000011110Q2Q3

Q0Q1Q0n+1Q1n+1Q2n+1Q3n+1②①①0≥1&有效循环无效循环1001→0100→1010→1101→0110→1011→0101→0010

0000→1000→1100→1110→1111→0111→0011→0001①①②②1001→0100→1010→1101→0110→1011→0101→0010

0000→1000→1100→1110→1111→0111→0011→0001①①②①①②②

0001111000011110Q2Q3

Q0Q1Q0n+11111111100000000

0001111000011110111111111100000000←02、扭环计数器DSRQ0Q1Q2Q3DSLS0S1D0D1D2D3CP74LS19410CP集成扭环计数器？↓Q2Q3

Q0Q1Q0n+1有效环无效环1001→0100→1010→1101→0110→1011→0101→0010

0000→1000→1100→1110→1111→0111→0011→0001①标注有效环和无效环的Q1Q2Q3相同状态③修改反馈逻辑Q0n+1的卡诺图、写表达式、画电路图②修改跳转目标

①①②②①①自启动反馈逻辑图

0001111000011110Q2Q3

Q0Q1Q0n+1111111110000000011图6.3.50对称2、扭环计数器有效循环无效循环排序：nnnnQQQQ3210Q0

01111000011110000Q1

00111100001111000Q2

00011110000111100Q300001111000011110继续讨论扭环形计数器

当D0=DSR=时Q端的波形如何？

0000→1000→1100→1110→1111→0111→0011→0001当D0=DSR=Q3时，Q0Q1Q2Q3→时序（波形）分析（竖形状态转换图）CP

特点：任一Q端的波形均为4个CP为1，4个CP为0

，实现8分频器功能；画波形图时先画Q0的波形，其余Q1、Q2、Q3的波形在Q0波形的基础上依次右移1位。对应“1”画高电平，“0”画低电平。2、扭环计数器DR,D0“1”数44“0”数43分频数87状态数8733663255224421331122

0001111000011110Q2Q3

Q0Q1Q0n+1Q1n+1Q2n+1Q3n+11111000011110000011001100110011000110011001100111111111100001111

0000→1000→1100→1110→1111→0111→0011→0001Q0的波形4个CP为1，3个CP为0

；实现7分频器，依此类推…Q0Q1Q2Q3→2、扭环计数器类推：由双74LS194组成的分频器DR,D0“1”数4433221“0”数4332211分频数8765432状态数876543288161687151577141476131366121265111155101059492、扭环计数器S0S1D0D1D2D3D4D5D6D7RCP

Q0Q1Q2Q3Q4Q5Q6Q7DSRQ0Q1Q2Q3DSLS0S1D0D1D2D3RCP74LS194DSRQ0Q1Q2Q3DSLS0S1D0D1D2D3RCP74LS194右入右出左入左出&作业14:用1片74LS194组成7分频器，用2片74LS194组成13分频器。能按一定时间（CP）、一定顺序轮流输出正（或负）脉冲波形的电路称为顺序脉冲发生器。*6.3.3顺序脉冲发生器CP1、由移位寄存器实现（环形计数器图6.3.51）1DSRQ0Q1Q2Q3DSLS0S1D0D1D2D3CP74LS194010001CP174LS194功能表

CPSSRD

01

工作状态

0×

×

×

100×

101↑

110↑

111×

异步清零

保

持

右

移

左

移

异步置数

(低高)(低高)首先S0S1=11，将D0D1D2D3=0001置于Q0Q1Q2Q3；然后S0S1=01，使74LS194实现左移(低高)功能。Q3

10001

0

000Q2

010001000Q1

001000100Q0

000100010

6.3若干常用时序逻辑电路A0A1A2CP12345678

↑↑↑↑↑↑↑↑↑

循环区顺序脉冲低电平有效优点：简单,扩展方便；缺点：有竞争冒险产生的干扰2、由计数器和译码器组成图6.3.53（b）*5.3.3顺序脉冲发生器图6.3.53（a）

Y

D0D1D2D3D4D5D6D774LS151SA2A1A0[例]设计一个脉冲序列为00010111的序列发生器。10100序列10100五进制S9A

74LS290S9BQ2Q1Q3Q0R0AR0BCP0CP1CP序列00010111000101111

74LS161

Q3

Q2Q11

Q0

D3

D2

D1D0

ETEP

CP

CO

LD

111

Y

D0D1D2D3D4D5D6D774LS151SA2A1A0CP*6.3.4序列信号发生器

1、由计数器和选择器实现-11101000“物”01001111“理”00101011“系”0001

1001010011110010101100011001[例]用计数器和选择器实现“物”、“理”、“系”三字灯亮序列为:解：定义：“1”亮“0”灭--系理物010011110010101100011001高电平有效萤光管“物”灭亮灭灭亮亮亮亮

“理”灭灭亮灭亮灭亮亮“系”灭灭灭亮亮灭灭亮“物”

亮灭灭灭亮亮亮亮“电”灭亮灭灭灭亮亮亮“学”灭灭亮灭灭灭亮亮“院”灭灭灭亮灭灭灭亮作业15：设计四字的灯亮序列└─────────┘000→100→010→101

↑↓001←011←111←110⑤功能：序列00010111发生器

设计过程：⑤④③②①图

2、移位寄存器实现①反馈逻辑式②组合卡诺图③

状态转换图Q0Q1Q2→④时序（波形）图

00011110000000101110101111

Q0Q2

Q1Q0n+1Q1n+1Q2n+110010110Q0

01011100Q1

00101110Q2

00010111≥1&&&DSRQ0Q1Q2Q3DSLS0S1D0D1D2D3CP74LS194

序列0001011101CP作业16：用74LS194产生序列111010006.4.1同步设计计数器型（简单复习一下）非计数器型（本节重点）一、计数器型[例6.4.1]设计13进制JK型计数器①组合卡诺图②分卡诺图Q3n+1Q2n+1Q1n+1Q0n+1/C6.4时序电路的设计0010/10000/10010/1能自启动P319图6.4.5③④③图

000111100001/0010/0100/0011/01101/0110/0/000/1Q2Q0Q1

Q0n+1/CQ2n+1Q1n+1

00011110000101110Q1Q2Q2n+1Q0

00011110001011010Q1Q2Q1n+1Q0

00011110010011100Q1Q2Q0n+1Q0

00011110000001001Q1Q2CQ0[例]设计一个JK型七进制加法计数器解1：①组②分③特④状⑤驱(略)⑥输⑦图解2：①状态转换表Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1J2K2J1K1J0