第6章 时序逻辑电路11-7(调整序列码)

第六章时序逻辑电路

第一节寄存器

第二节计数器

第三节一般时序电路数字逻辑电路组合逻辑电路——组合电路时序逻辑电路——时序电路

功能上：任何时刻的稳定输出，不仅与该时刻输入有关，还与电路原状态有关，即与以前的输入有关。结构上：由组合电路和存贮电路组成。时序电路特点时序电路一般结构按有无统一时钟脉冲分同步——有统一CP，状态变更与CP同步。异步——无统一CP，状态变更不同步，逐级进行。时序电路分类按输出信号特点分米里型——输出信号不仅与存贮状态有关,还与外部输入有关。莫尔型——输出信号仅与存贮状态有关。按通用性功能分典型时序——移存器、计数器、序列信号发生/检测器一般时序——任意时序逻辑命题外部输入改变存储状态,状态改变输出时序电路的状态表和状态图状态表反映时序电路的输出Z、次态yn＋1、输入x和现态yn之间的逻辑关系和状态转换规律的表格。Q1Q00001101111/100/001/010/001/010/011/000/101X现态输入次态/输出减计数加计数状态图表示时序电路的状态、状态转换条件、方向、及状态转换规律。米里型莫尔型ynyn＋1X/Z（输出与状态、输入有关）（输出仅与状态有关）yn/Zyn＋1/ZX实际时序电路中,若有n个触发器(记忆单元),一般有N个状态,2n-1≤N≤2n。暂时存放数据或二进制代码的电路。分类数码寄存移位寄存1、功能——接收、存贮、传送数码。2、构成——一个触发器能存一位二进制信息，存n位B

码要用n个触发器；各种触发器均可，但以D触发器构成最简单。§1寄存器寄存器：一、数码寄存器3、分类——有单拍、双拍之分单拍——只要接收指令到，就可存贮。多用D触发器。双拍——需要清零和接收两步完成，多RS触发器。拍：脉冲。单拍——用1个

脉冲双拍——用2个

脉冲准备好数据，有CP时Qn＝Dn第1拍：清零，第2拍：存数。4、集成寄存器举例：74LS175特点：①四位数码寄存器

②由维持阻塞D触发器构成

③

附加控制功能——异步清零注:有的寄存器还具有三态控制、保持控制等功能。（如CC4076）74LS175工作波形t1t2t3Q0RdD0cpcpRd=1,清0D1D2D3、Q1Q2Q3波形略存1个数据占用1个cp功能：寄存，移位。构成：相同的寄存单元（无空翻触发器）共用统一的时钟脉冲（同步工作）分类：单向、双向二、移位寄存器移位：按指令(cp),触发器状态可向左右相邻的触发器传递。（1）电路：4个相同寄存单元(4个JK触发器)；同步cp为移位指令；Qn+1=JQ+KQ移1(即:Qn+1=1)→J=1，K=0移0(即:Qn+1=0)→J=0，K=11、单向移位寄存器（4位，右移为例，JK触发器构成）Q0Q1Q2Q3DcpRD串入(数据端)并出(数据端)串出（数据端）（2）移位状态表并出DcpQ0Q1Q2Q3RD1011→状态串入移位脉冲Q3Q2Q1Q0110100001101000011011110140011012011013DcpQ0Q1Q2Q3RD1011→（3）移位寄存器的工作波形CPDQ0Q1Q2Q3①②③④⑤⑥⑦⑧110111111101011001114个脉冲以后可从Q0～Q3并行输出11018个脉冲以后可从Q3串行输出110100001011④1000①1100②0110③0000⑧0101⑤0010⑥0001⑦（1）选通门——与或逻辑，2选1数据选择器1F=AX+BXX=1,F=AX=0,F=BABF&X≥2、并行输入移位寄存器可预置数的移位寄存器X:控制信号（2）电路（4位，右移，JK触发器构成）X控制信号：X＝0，置数；

X＝1，右移。Dr右移数据输入端。D3～D0并行数据输入端。（3）移入数据可控的并行输入移位寄存器Z同步（并行）置数右移右移数据由MN组合而定

MNQ3n+100

置001Q3不变10Q3计翻11置13、双向移位寄存器加选通门构成。X控制信号：X＝0，左移，

X＝1，右移，Dr右移数据输入端；DL左移数据输入端。双向移位寄存器示例，X控制信号：X＝0，左移，

X＝1，右移，（1）74LS194：4、集成双向移位寄存器4位：194、195等8位：164、198等输入输出1234567801111111×1↑↑↑↑↑↑××××111010010100××××××1×0××1×0××××××××××D0

D1

D2

D3××××××××××××××××××××0000Q00Q10Q20Q30D0

D1

D2

D3Q1nQ2nQ3n1Q1nQ2nQ3n01

Q0nQ1nQ2n0

Q0nQ1nQ2nQ00Q10Q20Q30左移,右移,并入,保持—4种功能，双变量控制S1、S0。(功能表P142)功能：M03无“○”表示上升沿有效。附：图形符号公共控制框总限定符号：SRG4

方式关联M0～M3：四种方式

M0—方式0保持

M1—方式1右(下)移

M2—方式2左(上)移

M3—方式3并入(同步置数)控制关联Cm：C4

公共输出框①扩展应用：2片194实现8位双向移位寄存器（2）194应用：②194应用举例：逻辑电路及cp、S1、S0如图，说明功能，即t4时刻，输出F与二进制M、N在数值上的关系。假定M、N的状态始终不变。tt4t3t2t1tttS1S0cp1cp2注:283全加器194双向移位寄存器tt4t3t2t1tttS1S0cp1cp2解:思路:按时间分析t1:S1S0=11→194并行置数全加器输出[283(2)283(1)]:A口:0000M3M2M1M0B口:0000N3N2N1N0F=M+Nt2:S1S0=01→194右移194执行:M×2,N×2→F=2M+2Nt3:S1S0=01→194(1,2)右移,194(3,4)维持(无cp2)→F=2×2M+2N=4M+2Nt4:S1S0=01→194(1,2)右移,194(3,4)维持(无cp2)→F=2×4M+2N=8M+2N所以t4时刻,F=8M+2N（2）环形计数器Q3Q2Q1Q01000010000100001设初始状态=1000，则可依次循环变化,有效循环:5、移位寄存器的应用（1）实现数据串/并转换（例略）①4个D触发器构成的右移移位寄存器,首尾相接即D0=Q3；②优点:电路结构简单;有效状态只含一个1（或0）,不需要另加译码电路。③缺点:状态利用率低。24=16个状态中只用了4个状态(2n－n个没用)。特点:Q3Q2Q1Q0D01000010000100001（3）扭环形计数器Q3Q2Q1Q0Q3D0①将反馈逻辑函数取为D0=Q3，则构成扭环形计数器；②有效循环:00001000110011100001001101111111①优点:状态利用率提高一倍，且每次状态更新只有一个触发器改变状态，因此译码时不会产生竞争冒险。②缺点:状态利用率低。24=16个状态中只用了8个状态(2n－2n个没用)。特点:Q3Q2Q1Q0Q3D000010011011111110000100011001110——一组特定的串行数字信号称为序列信号，产生序列信号的电路称为序列信号发生器。例：用8选1数据选择器组成11101000序列信号。6、序列信号发生器（1）用数据选择器实现（修改D0-D7的高、低电平值即可得任意序列信号）地址产生器输出从000～111不断循环151例：用3位移位寄存器产生00010111序列信号。（设序列信号位数为m，移位寄存器个数为n，应取2n≥m）①列移位状态表②确定D0的取值：求驱动方程为：D0=Q2Q1Q0+Q2Q0+Q2Q1（2）用移位寄存器加反馈电路实现态序序列Q2Q1Q0D0000011000102001013010114101115011106111007110008100011

1110001111001Q1Q0Q2D0设定初始状态及移入数据③逻辑图D0=Q2Q1Q0+Q2Q0+Q2Q1若反馈式移位寄存器的反馈函数为异或函数，则产生的脉冲序列信号为线性脉冲序列。若异或反馈函数设计的合适，可得循环长度最长的线性脉冲序列，即M序列，码长为m＝2n－1。（3）M序列发生器例：设计M序列信号111100010011010发生器。解：①列移位状态表分析：序列长度P＝15，需用4个触发器，序列信号助记为111100010011010→78910确定初始状态；确定移位方向；确定移入数据。方法：410001050001006001001701001115011110810011090011011001101011110101121010111301011114101111①列移位状态表（续）②确定D0的取值：求驱动方程为：序列信号：111100010011010态序序列Q3Q2Q1Q0D0011110111110021110003110001111110111111010010110100Q3Q2Q1Q0D0③逻辑图注：在序列组合中缺少0000状态，使其不能自启动，修改反馈逻辑函数可使电路具有自启动功能。具有自启动功能逻辑图：构成：1个触发器有2个状态，可计2个二进制数(0,1);

n个触发器有2n个状态,可计2n个数(n位二进制数)。计数体制二进制非二进制§2计数器计数：累计输入脉冲的个数。分类：同步异步CP引入方式计数功能加计数减计数可逆计数构成方式JKDRS本节内容：一、二进制计数器二、十进制计数器三、任意进制计数器四、特殊进制计数器五、主要应用1、异步；2、同步；3、集成。1、分析（同步、异步）；2、设计（同步、异步）；3、集成计数器。1、复位法和置位法2、级联组合的方法1、移位寄存器型计数器2、作顺序脉冲发生器3、作序列信号发生器一、二进制计数器分析设计方法：(1)分析计数状态表，找各触发器状态翻转的规律;(2)根据所用触发器确定电路连线。二进制计数器构成简单，规律性强，用观察法。1、异步二进制计数器：⑶主要用于分频、定时，低速计数等。⑴无统一CP，输入时钟信号只作用于最低位触发器。⑵各触发器间串行连接，即状态更新逐级进行。速度慢，可能会出现毛刺。<1>列计数状态表：（1）加计数器的设计分析：④F2→计数翻转，

CP2→Q1(1→0)，

用T’触发器①清零②

F0→计数翻转，

CP0→计数输入cp，

用T’触发器。③F1→计数翻转，

CP1→Q0(1→0)，

用T’触发器。000<2>规律：D触发器：CP有效，CPi=Qi-1JK触发器：CP

有效，CPi

=Qi-1低位触发器:CP入→CP0，计翻；余触发器：只在相邻低位Q(由1→0)，有CP,计翻。由JK触发器构成T’触发器。由D触发器构成T’触发器。<3>电路D触发器：CP有效，CPi=Qi-1JK触发器：CP

有效，CPi

=Qi-1低位触发器:CP入→CP0，计翻；余触发器：只在相邻低位Q(由1→0)，有CP,计翻。逻辑图（由D触发器构成）CPQ0Q1Q2Q3从时序图可以看出，若计数输入脉冲频率为f0，则Q0、

Q1、

Q2、

Q3端输出脉冲的频率依次为f0/2、f0/4、f0/8、f0/16，即为计数器的分频功能。10000100110000101010011011100001100111110000<4>时序图123456789101112131415160<1>列计数状态表：（2）减计数器的设计分析：④F2→计数翻转，

CP2→Q1(0→1)，

用T’触发器①清零②

F0→计数翻转，

CP0→计数输入cp，

用T’触发器。③F1→计数翻转，

CP1→Q0(0→1)，

用T’触发器。000<2>规律：D触发器：CP有效，CPi=Qi-1JK触发器：CP

有效，CPi

=Qi-1低位触发器:CP入→CP0，计翻；余触发器：只在相邻低位Q(由0→1)，有CP,计翻。<3>电路：<4>时序图（略）（3）可逆计数设置控制端C，如设C＝1时：加计数；(D:CPi=

Qi-1)C＝0时：减计数。(D:CPi=

Qi-1)加选通门即可实现。电路：⑴有统一的CP，状态更新与CP同步。共用信号源，

CP负载较重。⑵速度快，主要用于构成任意进制计数器、地址计数器、脉冲发生器等。（1）加计数器的设计<1>计数状态表2、同步二进制计数器：<2>分析：①清零同步计数器CP0=CP1=CP2=

CP入②F0—计翻,

T触发器,T0=1③F1—计翻,

T触发器,T1=Q0④F2—计翻,

T触发器,T2=Q1Q0T触发器,T=0：保持；T=1：翻转0

00多用JK触发器。<3>逻辑图：T1=1，T2=Q0，T3=Q1Q0，用JK实现：J＝K＝T逻辑图4位二进制加计数器C＝1111，进位输出。加控制端和选通门进行选择。（2）减计数器的设计同理可得：0逻辑图（3）可逆计数器：3、集成二进制计数器异步：74LS197→74LS293→74LS393→双16进制计数器2－8－16进制计数器cpA:2进制cp,cpB:8进制cp。7位：CC402412位：CC404014位：CC40604位：同步：74161—异清(Cr)、同置(LD),使能ETEP,进位Co=ETQ3Q2Q1Q074163—同清(Cr)、同置(LD),使能ETEP,进位Co=ETQ3Q2Q1Q074LS191(16，可逆)—无清、异置(LD)、

控制端D/U(=1减、=0加)74LS193(16，双时钟)—异清(Cr)、异置(LD)、

时钟CPU=↑,CPD=1:加

CPU=1,CPD=↑:减74LS169(16可逆)—无清、同置(LD)、

控制端D/U(=1减、=0加)使能

S1S0:S1+S0=0,计数同步清0/置数，在满足清0条件后，需等下一个cp到来后才执行清0/置数。可组成2-8-16进制计数器（1）74293—4级JK触发器（异步4位二进制计数器）Q3Q0Q1Q2功能表符号计数CPA＝CP入，二进制，Q0输出CPB＝CP入，八进制，Q3Q2Q1输出CPA＝CP入，且CPB＝Q0，十六进制，Q3Q2Q1Q0输出。CP入16进制连接74161功能表：P149（2）74161/74163（同步4位二进制计数器）输入输出01111×0111××××1101×0×↑↑××××××D0

D1

D2

D3××××××××××××0000D0

D1

D2

D3计数保持，C0＝0保持Co=ETQ3Q2Q1Q0同步置数74163功能表：（2）74161/74163（同步4位二进制计数器）输入输出01111×0111××××1101×0↑↑↑××××××D0

D1

D2

D3××××××××××××0000D0

D1

D2

D3计数保持，C0＝0保持Co=ETQ3Q2Q1Q0同步清零（与161的唯一区别）（2）74161/74163（续）特点：清零，Cr低有效同步置数，LD低有效。74163同步清零。74161异步清零。2个使能端ET、EP均为1：计数。进位输出：CO=ETQ3Q2Q1Q0输入输出01111×0111××××1101×0×↑↑××××××D0

D1

D2

D3××××××××××××0000D0

D1

D2

D3计数保持，C0＝0保持Co=ETQ3Q2Q1Q0(↑)公共控制框，公共输出框；总限定符号：CTR4(DIV16);方式关联M1,M2;与关联G3,G4;控制关联C5。图形符号普通符号低位全1，高位进位（加1计数）。扩展应用：级联原则：3片74161构成12位同步计数器。①当Q3Q2Q1Q0＝1111时，Co1＝1→ET2＝EP2＝1，161(2)可计数.Q3Q0Q4Q7Q8Q11②当Q3Q2Q1Q0＝1111时，Co1＝1→ET3＝1，

且Q7Q6Q5Q4＝1111时，Co2＝1→EP3＝1,161(3)可计数.（3）74191（同步4位二进制可逆计数器）特点：①异步置数，LD低有效。②使能控制端S，S=1保持；S=0，计数③加/减控制端（D/U），=0

加计数=1减计数④进/借位输出端Co/Bo，当加计数到15,或减计数到0时,Co/Bo=1,宽度为cp周期的正脉冲。⑤串行时钟输出端RCo，在Co/Bo=1时，Rco＝0，

宽度为cp周期的低电平的脉冲。多级级连时，可接后级的S端。功能表符号（4）74193（同步4位二进制可逆计数器，双时钟）①异清(Cr):Cr＝1,CT＝0②加计数:

CPD=1→G2=1且CPU=↑③减计数:

CPU=1→G1=1且CPD=↑④异置(LD):LD=0,Qn=Dn⑤Bo:加计数=1111时,Bo=0⑥Co:减计数=0000时,Co=01、十进制计数器的分析方法：①由逻辑图写输出方程、触发器的驱动方程

(即J,K;D;R,S的表达式)

②将驱动方程代入特征方程，得计数器的状态方程

(即Qn+1的方程)

③列计数状态表，画状态图、时序图④检查自启动⑤确定逻辑功能二、十进制计数器①十进制计数：常用，便于显示。②分析设计时直接观察有困难，有一套分析设计方法。已知逻辑图（1）同步十进制加计数器的分析说明:①同步计数,CP1=CP2=CP3=CP4=CP入②由JK触发器构成。③异步清0端RD。①输出方程②驱动方程③计数器状态方程③依次设初态求次态及输出，得状态表、状态图、时序图。状态表如：原态可求得次态为：0101如：原态可求得次态为：0000输出为：C＝0输出为:C＝1态序状态输出

NQ3Q2Q1Q0C000000100010200100300110401000501010601100701110810000910011000000状态图时序图(暂略)0000000100100011010001010110011110001001/0/0/0/0/0/0/0/0/0/1状态输出④自启动能力4个触发器共16种状态，只用10种（有效状态）—构成有效循环，尚余6种状态（无效状态）未用。若由于某种原因电路进入无效状态，在CP作用下能进入有效状态称具有自启动能力。将无效状态作初态求次态及输出，可以判断自启动能力。⑤功能：JK触发器构成的，具有自启动能力的同步8421BCD十进制加计数器。101010110100110011010100111011110000状态图时序图（2）异步十进制加计数器说明:①异步计数,CP1、CP2、CP3、CP4不同步。②由JK触发器构成。③异步清0端RD。CP0CP1CP2CP3①时钟方程②驱动方程

CP0=CP入J0=K0=1CP1=Q0J1=Q3，K1=1

CP2=Q1

J2=K2=1CP3=Q0

J3=Q2Q1，K3=1CP0CP1CP2CP3时钟方程

驱动方程

CP0=CP入J0=K0=1CP1=Q0J1=Q3，K1=1

CP2=Q1

J2=K2=1CP3=Q0

J3=Q2Q1，K3=1③计数器状态方程

Q0n+1=Q0CP0↓+Q0CP0↓

Q1n+1=（Q3Q1）CP1↓

+Q1CP1↓

Q2n+1=Q2CP2↓

+Q2CP2↓Q3n+1=（Q2Q1）Q3CP3↓

+Q3CP3↓

异步顺序:

CP入—Q0

Q1—Q2Q3④状态表⑤自启动能力(似同步计数器,自行分析)

⑦功能：JK触发器构成的具有自启动能力的异步8421BCD十进制加计数器。⑥状态图①由设计要求确定触发器个数n,2n-1<N<2n;②列计数状态表，激励表;③求驱动方程、输出方程;④检查自启动;⑤画逻辑图。（1）设计一个8421BCD同步加计数器①触发器个数n=4，选JK触发器。②列计数状态表，激励表。2、十进制计数器的设计方法：01J=1K=J=K=0J=0K=

J=K=1计数状态表：同步加计数器有统一的CP。JK确定举例：Q0:0→1

J0K0＝1×Q1:0→0

J1K1＝0×Q2:0→0

J2K2＝0×Q3:0→0

J3K3＝0×第1拍01J=1K=J=K=0J=0K=

J=K=1计数状态表：同步加计数器有统一的CP。JK确定举例：Q0:1→0

J0K0＝×1Q1:0→1

J1K1＝1×Q2:0→0

J2K2＝0×Q3:0→0

J3K3＝0×第2拍01J=1K=J=K=0J=0K=

J=K=1计数状态表：同步加计数器有统一的CP。JK确定举例：Q0:1→0

J0K0＝×1Q1:0→1

J1K1＝1×Q2:1→1

J2K2＝×0Q3:0→0

J3K3＝0×第6拍01J=1K=J=K=0J=0K=

J=K=1计数状态表：同步加计数器有统一的CP。JK确定举例：Q0:1→0

J0K0＝×1Q1:0→0

J1K1＝0×Q2:0→0

J2K2＝0×Q3:1→0

J3K3＝×1第10拍同理得:100011110J3Q3Q2Q1Q0

×

×××

×

×

×

×0001111000011110K3Q3Q2Q1Q0

×

×

0

1

×

×

×

×00011110××××××××100011110J2Q3Q2Q1Q0

×

×

×

×

×

×00011110××××00011110K2Q3Q2Q1Q0

×

×××

×

×

×

×00011110××××

1③求驱动方程、输出方程⑤画逻辑图设无效状态为初态,代入特性方程求出次态进行判别。④检查自启动（自行分析）输出方程驱动方程CP0=CP入出现次数少余CP尽量为相邻低位Q（2）设计一个8421BCD异步十进制加计数器(不要求)确定CP原则：分析：①清零②

F0→计数翻转(T’)，

CP0=CP入③F1→计数翻转(T’)，且当Q0(1→0)时翻转,故可利用Q0

的变化作CP1,取CP1=Q0

。④F2→计数翻转(T’)，且当Q1(1→0)时翻转,取CP2=Q1

。⑤

F3→计数翻转(T’)，取CP2=Q0。

Q3不满足Q2(1→0)时翻转的条件（9→0时），故CP3≠Q2。

根据CP0～CP3

的取值，各触发器形成CP的情况：＝1：有CP脉冲；＝0：无CP脉冲。确定为:

CP0=CP入，

CP1=Q0， CP2=Q1， CP3=Q0①状态表、激励表01J=1K=J=K=0J=0K=

J=K=1JK确定举例：Q0:0→1

J0K0＝1×Q1:无CP1

→保持Q2:无CP2

→保持Q3:无CP3

→保持第1拍CP0=CP入，CP1=Q0，CP2=Q1，CP3=Q0①状态表、激励表01J=1K=J=K=0J=0K=

J=K=1JK确定举例：Q0:1→0

J0K0＝×1Q1:0→1

J1K1＝1×Q2:无CP2

→保持Q3:0→0

J3K3＝0×第2拍CP0=CP入，CP1=Q0，CP2=Q1，CP3=Q0①状态表、激励表01J=1K=J=K=0J=0K=

J=K=1JK确定举例：Q0:1→0

J0K0＝×1Q1:1→0

J1K1＝×1Q2:1→0

J2K2＝×1Q3:0→1

J3K3＝1×第8拍CP0=CP入，CP1=Q0，CP2=Q1，CP3=Q0①状态表、激励表01J=1K=J=K=0J=0K=

J=K=1JK确定举例：Q0:1→0

J0K0＝×1Q1:0→0

J1K1＝0×Q2:无CP2

→保持Q3:1→0

J3K3＝×1第10拍CP0=CP入，CP1=Q0，CP2=Q1，CP3=Q0②驱动方程J0=K0=1由激励表，利用卡诺图化简，求得：J2=K2=1J3=Q2Q1K3=1J1=Q3K1=1③检查自启动（自行分析）④画逻辑图（略）3、集成十进制计数器异步：74LS196(2－5－10)→

两个CP:CPA↑2进制,CPB↑5进制74LS290(2－5－10)→

两个CP:CPA↓2进制,CPB↓5进制同步：74160—异清(Cr)、同置(LD),(类似74LS161)74162—同清(Cr)、同置(LD),(类似74LS163)74LS190(十进制可逆)—无清、异置(LD)、

控制端D/U(=1减、=0加)(类似74LS191)

74LS192(双时钟)—异清(Cr)、异置(LD)、

时钟CPU=↑,CPD=1:加

CPU=1,CPD=↑:减(类似74LS193,CC40192)74LS168(十进制可逆)—无清、同置(LD)、

控制端D/U(=1减、=0加)使能

S1S0:S1+S0=0,计数(类似74LS169、CC4510)功能表（1）74LS290（异步2─5─10进制加计数器）置9优先异步清0（RO1RO2高有效）异步置9（SO1SO2高有效）计数2─5─10Q0→

CP2，8421码计数

Q3→CP1，5421码计数特点：逻辑图Q0Q1Q2Q311111Q0Q1Q2Q311111F0F1F2F3①

J0=1K0=1，CP0＝CP0入Q0：0→1→0

→二进制→五进制CP1＝CP1入CP2＝Q1CP3＝CP1入Q3Q2Q1：000→001→010→011→100→000图形符号R01R02=11→CT＝0→清零S01S02=11→Z3＝13CT＝1→QA=13CT＝4→QDQCQB=100→QDQCQBQA=1001,置9。＝0＝1＝100传统符号Q3Q2Q1Q0：000000010010001101000101011001111000100100008421码：5421码Q0Q3Q2Q1：00000001001000110100100010011010101111000000Q3Q2Q1：000001010011100

Q0：

0

1CP入CP入8421码：5421码：（2）其它集成十进制计数器（略）160/162，类似二进制计数器的161/163190/192，……191/193169常用集成计数器列表:进制异步同步异清、异置异清同清加减可控双时钟二进制293(2-8-16)161163191193十进制290(2-5-10)160162190192同步置数可逆计数器→单数→双数常见的集成计数器芯片主要有十进制、十六进制、7位二进制、12位二进制，14位二进制等。三、任意进制计数器和分频器任意进制计数器只能用已有的计数器芯片通过外电路的不同连接方式实现，即用组合电路产生复位、置位信号得到任意进制计数器。1、计数容量小于集成芯片容量时，采用复位法和置位法。（1）复位法：利用Cr或Cr端，跳过多余状态，实现任意进制计数。

①计数到N时，清0，②写N=（）2，全部Q为1的端相与非→Cr(相与→Cr)。

③清0不可靠时，加门延时或RS锁存器异步复位法

适用于异步清0的集成计数器，当满足清0条件时，立即清0。解：①N=（0110）2②RO1RO2=Q2Q1，即Q2=

RO2，

Q1=

RO1③计数状态表例：用74LS290实现N=6计数器0110态序Q3Q2Q1Q0123456000000010010001101000101该状态稍纵即逝，不构成稳定状态。Cr1000010011000010101000001234567CPQ0Q1Q2Q3Cr时序图Cr原理:①平时/SD=1,只要CP=↑则/RD=↓故Q=Cr=0.②输出=0110后,/SD=0→Q=Cr=1.③当CP又回到1后,/RD=0故Q=Cr=0Cr0111101067①当输出＝0110时，

R01＝R02＝1产生清0脉冲Cr。

计数器输出→0000。②Cr较窄，有时会清0不尽，如0110→0100发生错误。③一般应用时加RS锁存器。加RS锁存器后，Cr展宽为CP脉冲的低电平时间。例：用74LS163实现N=6①写N-1=（）2，②全部Q为1的端与非→Cr

同步复位法解:①N-1=(0101)2②Cr=Q2Q0③计数状态表态序Q3Q2Q1Q0123456000000010010001101000101适用于同步清0的集成计数器，当满足清0条件时，需等下一个CP脉冲来到后才能清0,多占一个CP脉冲，故需N－1。ETEP利用LD端重复置入某个数值，跳过多余状态，实现任意进制计数。①置0法：类似清0法,利用端子不同（LD）,完成任务相同。

(a)异步置0：LD=全部Q为1端与非（计到N时）。

(b)同步置0：LD=全部Q为1端与非（计到N-1时）。（2）置数法

同步置数，当满足置数条件时，需等下一个CP脉冲来到后才能置数,多占一个CP脉冲，故需N－1。例：分别用异步置0(190/191,192/193等)、同步置0（160/161,162/163等),实现N=6计数。①N=(0110)2②LD=Q2Q1解:异步置0③计数状态表态序Q3Q2Q1Q01234560000000100100011010001010110满足置数条件，立即置数，该状态不稳定。同步置0①N-1=(0101)2②LD=Q2Q0③计数状态表态序Q3Q2Q1Q0123456000000010010001101000101ETEP

最大数即十进制的1001，十六进制的1111，下一个状态自然归0，显然，比置0时多一个稳定状态（最大数状态），故异步置数:计到(N-1)时置最大数;同步置数:计到(N-2)时置最大数。例：异步置数—190/191(192/193)，实现N=6。②利用LD端值最大数Q3Q2Q1Q0＝0101时立即置数成1001①N-1=(0101)2②LD=Q2Q0③计数状态表态序Q3Q2Q1Q0123456000000010010001101001001190/192100

1例:同步置数—160/161，162/163实现N=6ETEPQ3Q2Q1Q0＝0100时,等到下一个CP才置数成1111③计数状态表态序Q3Q2Q1Q0123456000000010010001101001111为什么选用4个变量与非?①N-2=(0100)2②LD=Q3Q2Q1Q0解:用161/163实现利用进位输出端，跳过计数值小的多余状态，置成有效循环状态中的最小数。即异步置数：D=(最大数－N)2，

同步置数：D=(模-N)2。例：异步置数—190/191，192/193实现N=6③同步计数器用进位输出端置最小数

（异步计数器无进/借位输出）1901100191：16进制，D＝1111－0110＝1001190：10进制，D＝1001－0110＝0011ETEP同步置数—161/163，160/162实现N=6161：16进制，D＝10000－0110＝1010160：10进制，D＝1010－0110＝0100ETEP0010160态序Q3Q2Q1Q0123456101010111100110111101111态序Q3Q2Q1Q0123456010001010110011110001001Co=1下一拍置数6个稳定状态组成6进制（1）N=N1•N2，即N分解为N1×N2，可采用串行进位方式/并行进位方式。串行CP方式:以低位片的进位输出信号作为高位片的时钟输入信号。并行CP方式:以低位片的进位输出信号作为高位片的控制信号（使能），两片的CP同时接计数输入。2、计数容量大于芯片容量时，采用多片级联组合的方法实现任意进制计数。整体清0方式整体置数方式串行CP方式并行CP方式例：串行CP方式N=10×10=100并行CP方式N=10×10=100160/162160/162整体清0方式:将2片计数器连接成大于N的计数器，然后在计到N时译出清0信号Cr=0，

将两个计数器同时清0。整体置数方式:将2片计数器接成大于N的计数器，然后选定某一状态译出置数信号

LD=0，将两个计数器同时置入适当的状态，跳过多余状态。（2）当N为素数时，不能分解为N1和N2，采用整体清0/整体置数方式。注：①异步清0法，可靠性差;

②进位输出需另加译码电路。例：整体清0方式—用2片160实现N=29（异步清0）ETEPETEP160(2)160(1)异步清0：(N)2＝00101001同步置数：(N－1)2＝00101000例：整体置数方式—用2片160实现N=29（同步置数）160(1)160(2)ETEPETEP

T213是任意模异步计数器，不需外接电路，可获得2-16之间任意进制计数，且内部具有锁存功能，不会发生反馈竞态，工作可靠，按功能表连线即可。3、集成任意进制计数器（1）计数状态表（2）复位信号和置位信号十位共有两次翻转

①

0,1001后，十位翻1，个位清0，

（可由暂态0,1010产生）

②

1,0010后,十位翻0,个位置0001，（可由暂态1,0011产生）四、特殊进制计数器（12翻1）1、用可逆计数器74LS191实现（自行设计）2、用74LS290实现12归11、LD=QB•QD用置0法构成十进制计数2、M=QE•QB变加为减计数(M=0时:加;M=1时:减)3、RD=QA•M十位清0，个位减1逻辑图：故有控制方程：①

LD=QB•QD

用置0法构成十进制计数。QDQCQBQA＝1010时置0→0000→产生触发器的CP,使其由0→1。②

M=QE•QB

变加为减计数(M=0时:加;M=1时:减)当计数到10010时,M=1,变加为减。这样,下一个脉冲(第13个CP)来时，个位由0010减成0001(完成个位归1)。③

RD=QA•M十位清0。分析：

M在计数到12（10010)时才为M=1,在第13个CP使个位减1（QA=1）后。触发器清0端RD＝0→QE=0(完成十位清0)。290：2－5－10异步计数器异步清0，异步置数。2、用74LS290实现12归1③当Q20Q23Q22Q21Q10=10011时,(1)保持1、(2)片清0,

使Q20Q23Q22Q21Q10=00001，实现12归1的计数。②当Q23Q22Q21Q10组由1001→0000时,产生十位的计数脉冲,Q20由0→1。①由Q20和Q23Q22Q21Q10组成十位和个位。上电后全为0。

Q3Q2Q1

Q0CP2

CP1

RO1RO2

SO1SO2二进制五进制组成十进制也可组成十进制

Q3Q2Q1

Q0CP2

CP1

RO1RO2

SO1SO2二进制五进制Q23Q22Q21Q20Q1012归1电路分析:290（1）290（2）1→0说明:同样方法可实现“7翻1”、“30翻1”等。&个位十位五、主要应用（1）用移位寄存器构成

环形计数器就是一个顺序脉冲发生器，CP端不断输入系列脉冲时，Q0—Q3端将依次输出正脉冲，并不断循环。在电路的多个输出端依次发出脉冲。1、移位寄存器型计数器

（1）环形计数器（2）扭环形计数器2、顺序脉冲发生器（2）用集成计数器和译码器实现&0000①161构成八进制计数器，Q2Q1Q0＝000～111，产生138的译码输入。②138在Q2Q1Q0的作用下，依次从/P0～/P7输出一个负脉冲。③CP=↑时:Q2Q1Q0准备好地址;CP=↓(/CP=↑)时:译码输出。说明:例：8进制计数器和8选1数据选择器组成11101000序列信号。3、用计数器作序列信号发生器（修改D0-D7的高、低电平值即可得任意序列信号）时序电路典型一般同步异步脉冲电平§3

一般时序电路寄存器、移位寄存器、计数器。任何时序逻辑命题。①组合电路

门构成②存储电路

主要由触发器构成时序电路一般组成：一、同步时序电路的分析（1）分析电路组成，确定组合电路部分和存贮电路部分；（2）写出组合电路的全部输出函数和控制函数；（3）列组合电路状态真值表和时序电路次态真值表；（4）建立时序电路的状态表和状态图；（5）功能描述。同步时序电路的特点：①有统一的CP；②状态的更新在CP的上升沿（↑）或下降沿（↓）。③无CP时，如有外输入X的变化，会引起输出（组合电路的输出）的变化，但存储电路的状态不变。分析方法：举例：分析已知逻辑电路图存贮部分:2个JK触发器;组合部分:由与非门、异或门、反相器构成。（1）组成：J0=K0=1，

J1=K1=X⊕Q0（2）组合输出：控制函数：（3）状态真值表和次态真值表J0=K0=1，J1=K1=X⊕Q0列出输入及触发器状态的各种组合。求出相应的输出及次态。如：由XQ1Q0=000求出:Z＝0J1=0K1=0

由J1=K1=0→Q1n+1=0由J0=K0=1，→Q0n+1=1（3）状态真值表和次态真值表J0=K0=1，J1=K1=X⊕Q0列出输入及触发器状态的各种组合。求出相应的输出及次态。如：由XQ1Q0=011求出:Z＝1J1=1K1=1

由J1=K1=1→Q1n+1=0由J0=K0=1，→Q0n+1=0（3）状态真值表和次态真值表J0=K0=1，J1=K1=X⊕Q0列出输入及触发器状态的各种组合。求出相应的输出及次态。如：由XQ1Q0=111求出:Z＝0J1=0K1=0

由J1=K1=0→Q1n+1=1由J0=K0=1，→Q0n+1=0余类推。（4）状态表和状态图由状态真值表和次态真值表可得状态表和状态图状态表①如：原态＝00时，

X＝0：次态＝01,Z＝0；X＝1：次态＝11,Z＝1。②余类推（4）状态表和状态图由状态真值表和次态真值表可得状态表和状态图状态图状态表Q0CPXQ1ZZ’①②③④⑤⑥⑦⑧0000若Z’＝ZCP时的波形，见书P163⑨010000100111100111101010110010011110（6）功能：

JK触发器构成的同步可逆四进制计数器，

X=0加计数，X=1减计数。（5）时序图触发器数目一般等于编码位数n。（1）分析功能要求，建立原始状态图、状态表；（2）状态化简（消去多余状态，得最简状态）；（3）进行状态分配（编码）得二进制状态表；（4）确定触发器个数、类型，作激励表；（5）求输出函数、控制函数；（6）画逻辑图。二、同步时序电路的设计方法：例例设电路共有M个状态，编码位数n为:2n-1<M≤2n依题意，具有一个串行输入端X，一个检测结果端Z。若输入X：010011011100111101则输出Z：000000000100001100需要记忆的输入有1，11，111和初态共4个状态。设初态为S0，收到1后为S1，收到11后为S2，收到111后为S3