第08章 存储器和可编程逻辑器件简介

第8章存储器和可编程逻辑器件简介8.1.3存储器的应用

1.存储器容量的扩展

8.1.1随机存取存储器（RAM）8.1半导体存储器

2/1/20231复习A/D转换的步骤？取样定理？量化误差是不可避免的吗？如何减小量化误差？2/1/20232第8章存储器和可编程逻辑器件简介

本章内容：随机存取存储器RAM和只读存储器ROM的结构、工作原理及存储器容量扩展的方法；可编程阵列逻辑PAL、通用阵列GAL的结构与特点；

CPLD和FPGA的结构特点；可编程逻辑器件的开发与应用技术。

2/1/202338.1半导体存储器

数字系统中用于存储大量二进制信息的器件是存储器。穿孔卡片→纸带→磁芯存储器→半导体存储器半导体存储器的优点：容量大、体积小、功耗低、存取速度快、使用寿命长等。

半导体存储器按照内部信息的存取方式不同分为两大类：

1、只读存储器ROM。用于存放永久性的、不变的数据。

2、随机存取存储器RAM。用于存放一些临时性的数据或中间结果，需要经常改变存储内容。2/1/202348.1.1随机存取存储器（RAM）

随机存取存储器又叫随机读/写存储器，简称RAM，指的是可以从任意选定的单元读出数据，或将数据写入任意选定的存储单元。

优点：读写方便，使用灵活。

缺点：掉电丢失信息。

分类：SRAM（静态随机存取存储器）

DRAM（动态随机存取存储器）2/1/202351.RAM的结构和读写原理

（1）RAM的结构框图图8-1RAM的结构框图I/O端画双箭是因为数据即可由此端口读出，也可写入2/1/20236

①存储矩阵共有28（＝256）行×24（＝16）列共212（＝4096）个信息单元（即字）每个信息单元有k位二进制数（1或0）存储器中存储单元的数量称为存储容量（＝字数×位数k）。

2/1/20237

②地址译码器

行地址译码器：输入8位行地址码，输出256条行选择线（用x表示）

列地址译码器：输入4位列地址码，输出16条列选择线（用Y表示）2/1/20238③读写控制电路

当R/W

=0时，进行写入(Write)数据操作。当R/W=1时，进行读出(Read)数据操作。

2/1/20239

图8-2RAM存储矩阵的示意图

2564（256个字，每个字4位）RAM存储矩阵的示意图。如果X0＝Y0＝1，则选中第一个信息单元的4个存储单元，可以对这4个存储单元进行读出或写入。

2/1/202310（2）RAM的读写原理（以图8－1为例）当CS=０时，RAM被选中工作。若

A11A10A9A8A7A6A5A4A3A2A1A0=000000000000表示选中列地址为A11A10A9A8=0000、行地址为A7A6A5A4A3A2A1A0=00000000的存储单元。此时只有X0和Y0为有效，则选中第一个信息单元的k个存储单元，可以对这k个存储单元进行读出或写入。

2/1/202311若此时R/W＝1，则执行读操作，将所选存储单元中的数据送到I/O端上。若此时R/W=0时，进行写入数据操作。当CS=1时，不能对RAM进行读写操作，所有端均为高阻态。2/1/202312

（3）RAM的存储单元按工作原理分为：

静态存储单元：利用基本RS触发器存储信息。保存的信息不易丢失。

动态存储单元：利用MOS的栅极电容来存储信息。由于电容的容量很小，以及漏电流的存在，为了保持信息，必须定时给电容充电，通常称为刷新。2/1/2023132.静态读写存储器（SRAM）集成电路6264简介采用CMOS工艺制成，存储容量为8K×8位，典型存取时间为100ns、电源电压＋5V、工作电流40mA、维持电压为2V，维持电流为2μA。

8K=213，有13条地址线A0~A12；每字有８位，有８条数据线I/O0～I/O7；图8-36264引脚图

四条控制线2/1/202314

表8-１6264的工作方式表

3.Intel2114A是1K字×4位SRAM，它是双列直插18脚封装器件，采用5V供电，与TTL电平完全兼容。

4.Intel2116是16K×1位动态存储器（DRAM），是典型的单管动态存储芯片。它是双列直插16脚封装器件，采用+12V和±

5V三组电源供电，其逻辑电平与TTL兼容。2/1/2023158.1.3存储器的应用1.存储器容量的扩展

存储器的容量：字数×位数⑴位扩展（即字长扩展）：将多片存储器经适当的连接，组成位数增多、字数不变的存储器。方法：用同一地址信号控制n个相同字数的RAM。2/1/202316例：将256×1的RAM扩展为256×8的RAM。将8块256×1的RAM的所有地址线和CS（片选线）分别对应并接在一起，而每一片的位输出作为整个RAM输出的一位。2/1/202317256×8RAM需256×1RAM的芯片数为：图8-10RAM位扩展

将256×1的RAM扩展为256×8的RAM2/1/202318⑵

字扩展将多片存储器经适当的连接，组成字数更多，而位数不变的存储器。例：由1024×8的

RAM扩展为4096×8的RAM。共需四片1024×8的RAM芯片。

1024×8的RAM有10根地址输入线A9～A0。

4096×8的RAM有12根地址输入线A11～A0。选用2线-4线译码器，将输入接高位地址A11、A10，输出分别控制四片RAM的片选端。

2/1/202319

图8-11RAM字扩展

由1024×8的RAM扩展为4096×8的RAM2/1/202320(3)字位扩展例：将1024×4的RAM扩展为2048×8RAM。位扩展需2片芯片，字扩展需2片芯片，共需4片芯片。字扩展只增加一条地址输入线A10，可用一反相器便能实现对两片RAM片选端的控制。字扩展是对存储器输入端口的扩展，位扩展是对存储器输出端口的扩展。

2/1/202321图8-12RAM的字位扩展

将1024×4的RAM扩展为2048×8RAM2/1/202322第8章存储器和可编程逻辑器件简介8.1.3存储器的应用

2．EPROM的应用8.1.2

只读存储器（ROM）8.1半导体存储器

8.1.4

其它类型存储器简介2/1/2023238.1.2

只读存储器（ROM）1.固定ROM

只读存储器所存储的内容一般是固定不变的，正常工作时只能读数，不能写入，并且在断电后不丢失其中存储的内容，故称为只读存储器。ROM组成：地址译码器存储矩阵输出电路图8-4ROM结构方框图

2/1/202324地址译码器有n个输入端，有2n个输出信息，每个输出信息对应一个信息单元，而每个单元存放一个字，共有2n个字（W0、W1、…W2n-1称为字线）。每个字有m位，每位对应从D0、D1、…Dm-1输出（称为位线）。存储器的容量是2n×m(字线×位线)。ROM中的存储体可以由二极管、三极管和MOS管来实现。2/1/202325图8-5二极管ROM

图8-6字的读出方法

在对应的存储单元内存入的是1还是0，是由接入或不接入相应的二极管来决定的。2/1/202326存储矩阵为了便于表达和设计，通常将图8-5简化如图8-7所示。图8-74×4ROM阵列图

有存储单元地址译码器图8-5二极管ROM2/1/202327

在编程前，存储矩阵中的全部存储单元的熔丝都是连通的，即每个单元存储的都是1。用户可根据需要，借助一定的编程工具，将某些存储单元上的熔丝用大电流烧断，该单元存储的内容就变为0，此过程称为编程。熔丝烧断后不能再接上，故PROM只能进行一次编程。2．可编程只读存储器（PROM）

图8-8PROM的可编程存储单元2/1/2023283．可擦可编程ROM（EPROM）最早出现的是用紫外线照射擦除的EPROM。浮置栅MOS管（简称FAMOS管）的栅极被SiO2绝缘层隔离，呈浮置状态，故称浮置栅。当浮置栅带负电荷时，FAMOS管处于导通状态，源极－漏极可看成短路，所存信息是0。若浮置栅上不带有电荷，则FAMOS管截止，源极－漏极间可视为开路，所存信息是1。

2/1/202329图8-９

浮置栅EPROM(a)浮置栅MOS管的结构(b)EPROM存储单元带负电-导通-存0不带电-截止-存12/1/202330浮置栅EPROM出厂时，所有存储单元的FAMOS管浮置栅都不带电荷，FAMOS管处于截止状态。写入信息时，在对应单元的漏极与衬底之间加足够高的反向电压，使漏极与衬底之间的PN结产生击穿，雪崩击穿产生的高能电子堆积在浮置栅上，使FAMOS管导通。当去掉外加反向电压后，由于浮置栅上的电子没有放电回路能长期保存下来，在的环境温度下，７０％以上的电荷能保存１０年以上。如果用紫外线照射FAMOS管１０～３０分钟，浮置栅上积累的电子形成光电流而泄放，使导电沟道消失，FAMOS管又恢复为截止状态。为便于擦除，芯片的封装外壳装有透明的石英盖板。2/1/2023318.1.3存储器的应用2．EPROM的应用

程序存储器、码制转换、字符发生器、波形发生器等。例：八种波形发生器电路。

将一个周期的三角波等分为256份，取得每一点的函数值并按八位二进制进行编码，产生256字节的数据。用同样的方法还可得到锯齿波、正弦波、阶梯波等不同的八种波形的数据，并将这八组数据共2048个字节写入2716当中。2/1/202332图8-13八种波形发生器电路图

波形选择开关256进制计数器存八种波形的数据经8位DAC转换成模拟电压。2/1/202333S3S2S1波形A10A9A8A7A6A5A4A3A2A1A0000正弦波000H～0FFH001锯齿波100H～1FFH010三角波200H～2FFH┇┇┇111阶梯波700H～7FFH表8-2八种波形及存储器地址空间分配情况

S1、S2和S3：波形选择开关。两个16进制计数器在CP脉冲的作用下，从00H～FFH不断作周期性的计数，则相应波形的编码数据便依次出现在数据线D0～D7上，经D/A转换后便可在输出端得到相应波形的模拟电压输出波形。2/1/202334

图8-14三角波细分图

下面以三角波为例说明其实现方法。三角波如图8-14所示，在图中取256个值来代表波形的变化情况。在水平方向的257个点顺序取值，按照二进制送入EPROM2716（2K×8位）的地址端A0～A7，地址译码器的输出为256个（最末一位既是此周期的结束，又是下一周期的开始）。由于2716是8位的，所以要将垂直方向的取值转换成8位二进制数。2/1/202335表8-3三角波存储表

将这255个二进制数通过用户编程的方法，写入对应的存储单元，如表8-3所示。将2716的高三位地址A10A9A8取为0，则该三角波占用的地址空间为000H～0FFH，共256个。

2/1/2023368.1.4其它类型存储器简介1.EEPROM用电气方法在线擦除和编程的只读存储器。存储单元采用浮栅隧道氧化层MOS管。写入的数据在常温下至少可以保存十年，擦除/写入次数为１万次～10万次。2.快闪存储器FlashMemory采用与EPROM中的叠栅MOS管相似的结构，同时保留了EEPROM用隧道效应擦除的快捷特性。理论上属于ROM型存储器；功能上相当于RAM。单片容量已达64MB，并正在开发256MB的快闪存储器。可重写编程的次数已达100万次。2/1/202337

由美国Dallas半导体公司推出，为封装一体化的电池后备供电的静态读写存储器。它以高容量长寿命锂电池为后备电源，在低功耗的SRAM芯片上加上可靠的数据保护电路所构成。其性能和使用方法与SRAM一样，在断电情况下，所存储的信息可保存10年。其缺点主要是体积稍大，价格较高。此外，还有一种nvSRAM，不需电池作后备电源，它的非易失性是由其内部机理决定的。已越来越多地取代EPROM，并广泛应用于通信设备、办公设备、医疗设备、工业控制等领域。

3.非易失性静态读写存储器NVSRAM2/1/202338串行存储器是为适应某些设备对元器件的低功耗和小型化的要求而设计的。主要特点：所存储的数据是按一定顺序串行写入和读出的，故对每个存储单元的访问与它在存储器中的位置有关。4.串行存储器5.多端口存储器MPRAM多端口存储器是为适应更复杂的信息处理需要而设计的一种在多处理机应用系统中使用的存储器。特点：有多套独立的地址机构(即多个端口)，共享存储单元的数据。多端口RAM一般可分为双端口SRAM、VRAM、FIFO、MPRAM等几类。

2/1/202339表8-4常见存储器规格型号类型容量SRAMEPROMEEPROMFLASHNVSRAM双口RAM2K×8611627162816

DS1213B7132/71364K×8

2732

DS1213B

8K×8626427642864

DS1213B

16K×8

27128

32K×862256272562825628F256DS1213D

64K×8

275122851228F512

128K×8628128270102801028F010DS1213D

256K×8628256270202802028F020

512K×8628512270402804028F040DS1650

1M×86281000270802808028F080

2/1/202340第8章存储器和可编程逻辑器件简介8.2.3

复杂的可编程逻辑器件（CPLD）8.2.2

普通可编程逻辑器件8.2可编程逻辑器件(PLD)简介8.2.4

现场可编程门阵列（FPGA）

8.2.1

概述2/1/2023418.2.1概述8.2可编程逻辑器件(PLD)简介1.PLD在数字集成芯片中的位置

数字SSI、MSI集成LSI、VLSI电路ASIC全定制ASIC门阵列半定制ASIC标准单元PLD2/1/202342（1）数字集成电路按照芯片设计方法的不同分类：①通用型SSI、MSI集成电路；②LSI、VLSI集成电路，如微处理器、单片机等；③专用集成电路ASIC（LSI或VLSI）。2/1/202343（2）ASIC分类全定制ASIC：硅片没有经过预加工，其各层掩模都是按特定电路功能专门制造的。半定制ASIC：按一定规格预先加工好的半成品芯片，然后再按具体要求进行加工和制造，包括门阵列、标准单元和可编程逻辑器件(PLD)三种。2/1/2023442.可编程逻辑器件(PLD)（1）定义：PLD是厂家作为一种通用型器件生产的半定制电路，用户可以利用软、硬件开发工具对器件进行设计和编程，使之实现所需要的逻辑功能。（2）PLD的基本结构框图其中输入缓冲电路可产生输入变量的原变量和反变量，并提供足够的驱动能力。

2/1/202345（3）按集成度分类：①低密度PLD(LDPLD)：结构简单，成本低、速度高、设计简便，但其规模较小(通常每片只有数百门)，难于实现复杂的逻辑。

按编程部位分类LDPLD分类与阵列或阵列输出电路可编程类型可编程只读存储器PROM固定可编程固定半场可编程现场可编程逻辑阵列FPLA可编程可编程固定全场可编程可编程阵列逻辑PAL可编程固定固定半场可编程通用阵列逻辑GAL可编程固定逻辑宏单元（OLMC）半场可编程2/1/202346②高密度PLD(HDPLD)：分类结构形式类型可擦除可编程逻辑器件(EPLD)与或阵列阵列型复杂可编程逻辑器件(CPLD)与或阵列阵列型现场可编程门阵列(FPGA)门阵列单元型（4）PLD器件的优点缩短设计周期，降低设计风险高可靠性和可加密性降低了产品生产的总费2/1/202347（5）常采用可编程元件(存储单元)的类型：①一次性编程的熔丝或反熔丝元件；②紫外线擦除、电可编程的EPROM(UVEPROM)存储单元，即UVCMOS工艺结构；③电擦除、电可编程存储单元，一类是E2PROM即E2CMOS工艺结构，另一类是快闪(Flash)存储单元；④基于静态存储器(SRAM)的编程元件。其中，③类和④类目前使用最广泛。

2/1/202348图8-15几种常用逻辑符号表示方法（a）输入缓冲器（b）

与门

（c）

或门（d）

三种连接（6）几种常见的逻辑符号表示方法2/1/2023498.2.2普通可编程逻辑器件1.可编程阵列逻辑（PAL）（1）PAL的结构

与阵列—可编程；或阵列—固定输出电路—固定图8-16PAL的结构2/1/202350（2）PAL的输出结构①专用输出结构。输出端只能输出信号，不能兼作输入。只能实现组合逻辑函数。目前常用的产品有PAL10H8、PAL10L8等。

2/1/202351②可编程I/O结构。输出端有一个三态缓冲器，三态门受一个乘积项的控制。当三态门禁止，输出呈高阻状态时，I/O引脚作输入用；当三态门被选通时，I/O引脚作输出用。2/1/202352③寄存器输出结构。输出端有一个D触发器，在使能端的作用下，触发器的输出信号经三态门缓冲输出。能记忆原来的状态，从而实现时序逻辑功能。2/1/202353④异或—寄存器型输出结构。输出部分有两个或门，它们的输出经异或门后再经D触发器和三态缓冲器输出，这种结构便于对与或逻辑阵列输出的函数求反，还可以实现对寄存器状态进行维持操作，适用于实现计数器及状态。（A⊕0=A，A⊕1=A）2/1/202354（3）PAL的命名PAL共有21种，通过不同的命名可以区别。图8-17PAL的命名2/1/202355

（4）PAL的优点：

①提高了功能密度，节省了空间。通常一片PAL可以代替4～12片SSI或2～4片MSI。同时，虽然PAL只有20多种型号，但可以代替90％的通用器件，因而进行系统设计时，可以大大减少器件的种类。②提高了设计的灵活性，且编程和使用都比较方便。

③有上电复位功能和加密功能，可以防止非法复制。2/1/202356

20世纪80年代初，美国Lattice半导体公司研制。

GAL的结构特点：输出端有一个组态可编程的输出逻辑宏单元OLMC，通过编程可以将GAL设置成不同的输出方式。这样，具有相同输入单元的GAL可以实现PAL器件所有的输出电路工作模式，故而称之为通用可编程逻辑器件。

GAL与PAL的区别：①PAL是PROM熔丝工艺，为一次编程器件，而GAL是E2PROM工艺，可重复编程；②PAL的输出是固定的，而GAL用一个可编程的输出逻辑宏单元（OLMC）做为输出电路。GAL比PAL更灵活，功能更强，应用更方便，几乎能替代所有的PAＬ器件。2．通用可编程逻辑器件（GAL）2/1/202357

GAL分为两大类：一类是普通型，它的与、或结构与PAL相似，如GAL16V8，GAL20V8等。另一类为新型，其与、或阵列均可编程，与PLA相似，主要有GAL39V8。

例：普通型GAL16V8的基本特点。

（1）GAL的基本结构。

①

8个输入缓冲器和8个输出反馈/输入缓冲器。

②8个输出逻辑宏单元OLMC和8个三态缓冲器，每个OLMC对应一个I/O引脚。2/1/202358GAL16V8的逻辑图2/1/202359

GAL器件没有独立的或阵列结构，各个或门放在各自的输出逻辑宏单元（OLMC）中。

③由8×8个与门构成的与阵列，共形成64个乘积项，每个与门有32个输入项，由8个输入的原变量、反变量（16）和8个反馈信号的原变量、反变量（16）组成，故可编程与阵列共有32×8×8=2048个可编程单元。④系统时钟CK和三态输出选通信号OE的输入缓冲器。

2/1/202360OLMC的逻辑图（2）输出逻辑宏单元（OLMC）的结构2/1/202361或门：有8个输入端，和来自与阵列的8个乘积项（PT）相对应。异或门：用于选择输出信号的极性。

D触发器：使GAL适用于时序逻辑电路。

4个多路开关（MUX）：在结构控制字段作用下设定输出逻辑宏单元的状态。

2/1/202362图8-18GAL的结构控制字（3）GAL的结构控制字①XOR（n）：输出极性选择位。共有8位，分别控制8个OLMC的输出极性。异或门的输出D与它的输入信号B和XOR（n）之间的关系为：

D＝B⊕XOR当XOR＝0时，即D=B；当XOR＝1时，即D=B

2/1/202363②SYN（n）：时序逻辑电路/组合逻辑电路选择位。当SYN＝0时，D触发器处于工作状态，OLMC可为时序逻辑电路；当SYN=1时，D触发器处于非工作状态，OLMC只能是组合逻辑电路。注意：当SYN＝0时，可以通过其它控制字，使D触发器不被使用，这样便可以构成组合逻辑输出。但只要有一个OLMC需要构成时序逻辑电路时，就必须使SYN＝0。

③AC0、AC1（n）：与SYN相配合，用来控制输出逻辑宏单元的输出组态。

2/1/202364（4）GAL的5种工作模式SYNAC0AC1XOR功能输出极性101/组合逻辑专用输入三态门禁止/10001组合逻辑专用输出低有效高有效11101组合逻辑带反馈双向I/O输出低有效高有效01101时序逻辑组合I/O输出低有效高有效01001时序逻辑寄存器输出低有效高有效只要写入不同的结构控制字，就可以得到不同类型的输出电路结构。

2/1/2023658.2.3复杂的可编程逻辑器件（CPLD）

基本包含三种结构：

CPLD是阵列型高密度可编程控制器，其基本结构形式和PAL、GAL相似，都由可编程的与阵列、固定的或阵列和逻辑宏单元组成，但集成规模都比PAL和GAL大得多。

逻辑阵列块（LAB）可编程I/O单元可编程连线阵列（PIA）。

2/1/202366图8-19CPLD的结构图2/1/202367

⑴逻辑阵列块（LAB）

一个LAB由十多个宏单元的阵列组成。每个宏单元由三个功能块组成：逻辑阵列乘积项选择矩阵可编程寄存器它们可以被单独的配置为时序逻辑或组合逻辑工作方式。如果每个宏单元中的乘积项不够用时，还可以利用其结构中的共享和并联扩展乘积项。2/1/202368

⑵可编程I/O单元

I/O端常作为一个独立单元处理。通过对I/O端口编程，可以使每个引脚单独的配置为输入输出和双向工作、寄存器输入等各种不同的工作方式。

⑶可编程连线阵列在各LAB之间以及各LAB和I/O单元之间提供互连网络。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。

2/1/2023698.2.4现场可编程门阵列（FPGA）

是20世纪80年代中期出现的高密度PLD。采用类似于掩模编程门阵列的通用结构，其内部由许多独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。它具有密度高、编程速度快、设计灵活和可再配置等许多优点，因此FPGA自1985年由Xilinx公司首家推出后，便受到普遍欢迎，并得到迅速发展。FPGA的功能由逻辑结构的配置数据决定。工作时，这些配置数据存放在片内的SRAM或熔丝图上。基于SRAM的FPGA器件，在工作前需要从芯片外部加载配置数据。配置数据可以存储在片外的EPROM、E2PROM或计算机软、硬盘中。人们可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场编程。

2/1/202370图8-20FPGA的基本结构

2/1/202371

FPGA的基本结构：可编程逻辑模块CLB输入／输出模块IOB互连资源IR

⑴可编程逻辑模块CLB结构形式：

①查找表结构

②多路开关结构

③多级与非门结构。电路组成：逻辑函数发生器触发器数据选择器信号变换

2/1/202372

⑵可编程输入／输出模块(IOB)IOB主要完成芯片内部逻辑与外部封装脚的接口，它通常排列在芯片的四周；提供了器件引脚和内部逻辑阵列的接口电路。每一个IOB控制一个引脚(除电源线和地线引脚外)，将它们可定义为输入、输出或者双向传输信号端。

2/1/202373

⑶可编程互连资源(IR)包括各种长度的连线线段和一些可编程连接开关。连线通路的数量与器件内部阵列的规模有关，阵列规模越大，连线数量越多。互连线按相对长度分为单线、双线和长线三种。2/1/202374第8章存储器和可编程逻辑器件简介2.

可编程逻辑器件的开发方法1.

电子系统的设计方法8.2可编程逻辑器件(PLD)简介3.

应用简介

8.2.5可编程逻辑器件的开发与应用本章小结2/1/2023758.2.5可编程逻辑器件的开发与应用8.2可编程逻辑器件(PLD)简介1.电子系统的设计方法

传统的系统设计方法为自底向上。采用可编程逻辑器件设计系统时，可基于芯片设计，可利用电子设计自动化（EDA）工具来完成。必须具备三个条件：①必须基于功能强大的EDA技术；②具备集系统描述、行为描述和结构描述功能为一体的硬件描述语言；③高密度、高性能的大规模集成可编程逻辑器件。2/1/202376可编程逻辑器件的软件开发系统支持两种设计输入方式：图形设计输入；硬件描述语言输入。现在比较流行的硬件描述语言有ABEL和VHDL。计算机对输入文件进行编译、综合、优化、配置操作，最后生成供编程用的文件，可直接编程到可编程逻辑器件的芯片中。2/1/2023772.可编程逻辑器件的开发方法

PLD的开发是指利用开发系统的软件和硬件对PLD进行设计和编程的过程。

开发系统软件是指PLD专用的编程语言和相应的汇编程序或编译程序。硬件部分包括计算机和编程器。可编程器件的设计过程，主要包括设计准备、设计输入、设计处理和器件编程四个步骤，同时包括相应的功能仿真、时序仿真和器件测试三个设计验证过程。如图8-21所示。

2/1/202378图8-21

可编程器件的设计流程图

2/1/202379

⑴设计准备

①选择系统方案，进行抽象的逻辑设计；

②选择合适的器件，满足设计的要求。低密度PLD（PAL、GAL等）一般可以进行书面逻辑设计，然后选择能满足设计要求的器件系列和型号。器件的选择应考虑器件的引脚数、资源\速度、功耗以及结构特点。对于高密度PLD（CPLD、FPGA），系统方案的选择通常采用“自顶向下”的设计方法。在计算机上完成，可以采用国际标准的硬件描述语言对系统进行功能描述，并选用各种不同的芯片进行平衡、比较，选择最佳结果。

2/1/202380⑵

设计输入设计者将所设计的系统或电路以开发软件要求的某种形式表示出来，并送入计算机的过程称为设计输入。通常有原理图输入、硬件描述语言输入和波形输入等多种方式。

⑶设计处理

从设计输入完成以后到编程文件产生的整个编译、适配过程通常称为设计处理或设计实现。由计算机自动完成，设计者只能通过设置参数来控制其处理过程。2/1/202381在编译过程中，编译软件对设计输入文件进行逻辑化简、综合和优化，并适当地选用一个或多个器件自动进行适配和布局、布线，最后产生编程用的编程文件。在设计输入和设计处理过程中往往要进行功能仿真和时序仿真。

功能仿真是在设计输入完成以后的逻辑功能检证，又称前仿真。它没有延时信息，对于初步功能检测非常方便。

时序仿真在选择好器件并完成布局、布线之后进行，又称后仿真或定时仿真。时序仿真可以用来分析系统中各部分的时序关系以及仿真设计性能。

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⑷

器件编程

编程是指将编程数据放到具体的PLD中去。对阵列型PLD来说，是将JED文件“下载”到PLD中去；对FPGA来说，是将位流数据文件“配置”到器件中去。

2/1/2023833.应用简介图8-2216位双向移位寄存器试用CPLD实现一个16位双向移位寄存器，其输入输出如图8-22所示。图中Q0～Q15是16位状态变量输出。D0～D15为16位并行置数输入，CR是低电平有效的异步清零端，SR、SL分别是右移或左移串行数据输入端，S1、S0为功能控制端，它们的取值和操作的对照关系如表8-6所示。2/1/202384表8-6S1、S0功能控制端对照关系表

2/1/202385假若选择型号为ispLSI1024芯片，它含24个通用逻辑模块（CLB），且I／O单元数量达16×3＝48个。由此画出引脚分配图如图8-23所示。

⑴器件的选择。除时钟外，共有37个I／O信号线。设计者可参照有关数据手册进行选择。2/1/202386图8-2316位移位寄存器引脚分配图2/1/2023