超大规模集成电路期终总复习

重点章节：第3、4、5、6章占90%非重点章节：第1、2、7章占10%期末总成绩分布：2023/2/12

第三章器件设计技术2023/2/13本节重点：1.半导体表面场效应。2.Mos晶体管的工作原理。3.NMOS管的电流—电压特性。4.CMOS反相器结构及工作原理。2023/2/14

第二节MOS晶体管的工作原理

MOSFET（MetalOxideSemi-conductorFieldEffectTransistor），是构成VLSI的基本元件。简单介绍MOS晶体管的工作原理。一、半导体的表面场效应1、P型半导体2023/2/152、表面电荷减少2023/2/163、形成耗尽层2023/2/174、形成反型层2023/2/18三、MOS管的工作原理nn多数载流子2023/2/19Vgs<Vtn,晶体管截止VgsVtn，晶体管开启，设Vgs保持不变。（1）当Vds=0时，S、D之间没有电流Ids=0。（2）当Vds>0时，Ids由S流向D，Ids随Vds变化基本呈线性关系。（3）当Vds>Vgs-Vtn时，由于沟道电阻Rc正比于沟道长度L，而Leff=L-L变化不大，Rc基本不变，沟道上的电压降（Vgs-Vtn）基本保持不变。所以，Ids=(Vgs-Vtn)/Rc不变，即电流Ids基本保持不变，出现饱和现象。（4）当Vds增大到一定极限时，由于电压过高，晶体管被雪崩击穿，电流急剧增加。2023/2/110

第三节MOS管的电流电压一、NMOS管的I~V特性推导NMOS管的电流——电压关系式：设：Vgs>Vtn，且Vgs保持不变，则：沟道中产生感应电荷，根据电流的定义有：

其中：

2023/2/111v=n*Eds

n为电子迁移率（cm²/v*sec）

Eds=Vds/L沟道水平方向场强代入：v=（n*Vds）/L

代入：有了，关键是求Qc，需要分区讨论：2023/2/112（1）线性区：Vgs-Vtn>Vds设：Vds沿沟道区线性分布则：沟道平均电压等于Vds/2由电磁场理论可知：Qc=oox

EgWL其中：

tox

为栅氧厚度o

为真空介电常数

ox为二氧化硅的介电常数

W为栅的宽度

L为栅的长度2023/2/113令：Cox=o

ox/tox

单位面积栅电容

K=Cox

n

工艺因子

βn=K(W/L)

导电因子则：Ids=βn[(Vgs-Vtn)-Vds/2]Vds

——线性区的电压-电流方程当工艺一定时，K一定，βn与（W/L）有关。电子的平均传输时间∝L²。2023/2/114（2）饱和区：Vgs-Vtn<VdsVgs-Vtn不变，Vds增加的电压主要降在△L上，由于△LL，电子移动速度主要由反型区的漂移运动决定。所以，将以Vgs-Vtn取代线性区电流公式中的Vds得到饱和区的电流——电压表达式：

2023/2/115（3）截止区：Vgs-Vtn≤0Ids=0（4）击穿区：电流突然增大，晶体管不能正常工作。2023/2/116

转移特性曲线

2023/2/117NMOS管：Vtn>0增强型Vtn<0耗尽型

PMOS管：Vtp<0增强型Vtp>0耗尽型按负载元件：电阻负载、增强负载、耗尽负载和互补负载。按负载元件和驱动元件之间的关系：有比反相器和无比反相器。第四节MOS反相器2023/2/1182.MOS反相器

反相器是最基本的逻辑单元。MOS管构成反相器有四种类①E/RMOS反相器：有比反相器输入器件──增强型MOS管；负载──电阻该电路在集成电路中很少用，在分离元件电路中常用。②E/E

MOS反相器：（Enhancement/EnhancementMOS）有比反相器输入器件──增强型MOS管负载──增强型MOS管③E/D

MOS反相器：（Enhancement/DepletionMOS）有比反相器输入器件──增强型MOS管负载──耗尽型MOS管④CMOS反相器（ComplementaryMOS）

E/EMOS和E/DMOS均采用同一沟道的MOS管；

CMOS则采用不同沟道的MOS管构成反相器。输入器件──增强型PMOS或增强型NMOS

负载──增强型NMOS或增强型PMOSCMOS反相器DGSSGDvOVDDTLT0vI

CMOS反相器由一个P沟道增强型MOS管和一个N沟道增强型MOS管串联组成。通常P沟道管作为负载管，N沟道管作为输入管。两个MOS管的开启电压VthP<0，VthN>0，通常为了保证正常工作，要求VDD>|V(thP|+VthN。若输入vI为低电平(如0V)，则负载管导通，输入管截止，输出电压接近VDD。若输入vI为高电平(如VDD)，则输入管导通，负载管截止，输出电压接近0V。（4）、CMOS反相器2023/2/1200≤Vi<Vtn时：n截止p线性（Vi<Vtn<Vo+Vtp）p管无损地将Vdd传送到输出端：Vo=Vdd

如图a——b段Vtn≤Vi<Vo+Vtp时：n饱和p线性由In=-Ip得：如图b——c段2023/2/121Vo+Vtp≤Vi≤Vo+Vtn时：n饱和p饱和由In=-Ip得：Vo与Vi无关，称Vth为CMOS反相器的域值电压。如图c——d段Vo+Vtn<Vi≤Vdd+Vtp时：n线性p饱和由In=-Ip得：如图d——e段2023/2/122Vdd+Vtp<Vi≤Vdd时：n线性p截止Vo=0如图e——f段2023/2/123CMOS反相器的阈值电压Vth

如果要求：βn=βp

即：Kn(Wn/Ln)=Kp(Wp/Lp)

由于：Kn=Cox

n

Kp=Cox

p

且在实际中，为了提高电路的工作速度，一般取：Lp=Ln=Lmin

则：Wp/Wn=μn/μp(约2.5)

即：p管栅宽比n管栅宽大μn/μp倍。2023/2/124CMOS反相器有以下优点：（1）传输特性理想，过渡区比较陡（2）逻辑摆幅大：Voh=Vdd,Vol=0（3）一般Vth位于电源Vdd的中点，即Vth=Vdd/2，因此噪声容限很大。（4）只要在状态转换为b—e段时两管才同时导通，才有电流通过，因此功耗很小。（5）速度快。上升时间tr：恒流充电下降时间tf：单管放电（6）CMOS反相器是利用p、n管交替通、断来获取输出高、低电压的，CMOS反相器是无比（Ratio-Less）电路。

2023/2/125各种反相器小结：希望反相器的过渡区越陡越好，CMOS反相器最接近于理想反相器。2023/2/126

第四章电路参数及性能2023/2/127第一节MOS晶体管的参数阈值（开启）电压沟道长度调制效应漏-源截止电流直流导通电阻栅-源直流输入电阻栅-源击穿电压漏-源击穿电压2023/2/128一、阈值电压Vt2Vt1T2T1Vsb2Vsb1衬偏效应对阈值电压的影响：当MOS反型层厚度达到最大时，外加衬底偏压栅压可以使场感应PN结的耗尽层厚度增大，空间电荷密度增加，即沟道内电荷减少，跨导降低，从而导致器件的阈值电压升高。开启电压Vt，即加到MOS器件栅极和源极之间的电压。受下列参数影响：栅极导电材料栅极绝缘材料栅极绝缘材料厚度通道掺杂浓度硅-绝缘体界面杂质源极和衬底间的电压Vsb——产生衬偏效应2023/2/129二、沟道长度调制效应MOS晶体管处于饱和区中，有效沟道电阻也就略有减小，从而使更多电子自源极漂移到夹断点，导致在耗尽区漂移电子增多,使Id增大，这种效应称为沟道长度调制效应。对于长沟道而言，由Vds变化引起的沟道长度的改变不大。但随着器件尺寸的缩小，此影响不可忽略。

饱和状态时:其中：此时电流近似：2023/2/130三、漏源截止电流

对于增强型的MOS管，Vg<Vt时，由于PN结反向漏电流等原因造成的电流称为截止电流，以Ioff表示。引起漏电的原因很多，下面仅介绍形成截止电流的几个组成部分，以N管为例：2023/2/1311、PN结反向饱和电流I0

结，其中：A为PN结面积，D电子扩散系数，

Ln电子扩散长度，本征载流子浓度.2023/2/1322、耗尽层产生电流Ig

其中：Xd为耗尽层宽度，为少数载流子寿命。2023/2/1333、场开启漏电流

MOS管的结构是金属——氧化物——半导体，在有源区我们利用此结构来做MOS管。在场区，同样也有可能存在这种结构，从而形成寄生的晶体管。例如：一条Al引线如果跨越了两个相邻的扩散区，那麽就会形成场开启现象，产生场开启电流。防止寄生MOS管：1.增厚场区的SIO2，2.场区掺杂提高场开启电压，3.加一定衬底偏置电压提高场开启电压等方法2023/2/134

第二节信号传输延迟数字电路的延迟由四部分组成：

门延迟连线延迟扇出延迟大电容延迟一、CMOS门延迟：门延迟的定义本征延迟CMOS反相器DGSSGDvOVDDTLT0vI2023/2/135上升时间tr：输出信号波形从“1”电平的10%上升到90%需要的时间。即：V0：10%~90%Vdd。下降时间tf：输出信号波形从“1”电平的90%下降到10%需要的时间。即：V0：90%~10%Vdd。延迟时间td：输入电压变化到50%Vdd的时刻到输出电压变化到50%Vdd时刻之间的时间差。2023/2/1361、下降时间：2、上升时间：2023/2/137大电容负载驱动电路问题：一个门驱动非常大的负载时，会引起延迟的增大。要想在允许的门延迟时间内驱动大电容负载，只有提高，即增大W，将使栅面积LW增大，管子的输入电容（即栅电容）Cg也随之增大，它相对于前一级又是一个大电容负载。如何解决这一问题呢？Mead和Conway论证了用逐级放大反相器构成的驱动电路可有效地解决驱动大电容负载问题。2023/2/138例如：设一个标准反相器：

如果不增加反相器的驱动能力，其延迟时间将增大27倍，即T=27tpd。2023/2/139逐级放大方法：为了保证输出低电平Vol不变，而维持标准反相器的不变的条件下，逐级放大驱动管和负载管的宽长比，使每级放大的比例因子f相等。T’=N×F×Tpd=9Tpd2023/2/140第三节功耗CMOS电路的功耗主要由两部分组成：1、静态功耗：由反向漏电流造成的功耗。2、动态功耗：由CMOS开关的瞬态电流和负载电容的充放电造成的功耗。1.逻辑跳变引起的电容功耗2.通路延时引起的竞争冒险功耗3.电路瞬间导通引起的短路功耗亚阈漏电流栅极漏电流源漏极反偏漏电流2023/2/141

第四节CMOS电路的闸流（Latch-up）效应一、闸流效应的起因在CMOS芯片结构中，存在一条由Vdd到Vss

的寄生的P+/N/P/N+

的电流通路。这PNPN通路包含了三个PN结，形成了交叉耦合的一对PNP和NPN的双极型晶体管。2023/2/142阱内有一个纵向NPN管，阱外有一个横向NPN管，两个晶体管的集电极各自驱动另一个管子的基极，构成正反馈回路。P阱中纵向NPN管的电流放大倍数约为50-几百，P阱外横向PNP管的大约为0.5-10。PNP管发射极P+与P阱之间的距离越小则值越大。Rw和Rs为基极寄生电阻，阱电阻Rw的典型值为1K-20K之间，衬底电阻Rs的典型值在500-700。如果两个晶体管的电流放大倍数和基极寄生电阻Rw、Rs值太大，则很容易在外部噪声的作用下，触发闸流效应。2023/2/143二、闸流效应的控制防止和控制闸流效应需要从生产工艺和版图设计两方面着手。通常所采取的措施，其目标基本都是减小寄生晶体管的电流增益β和降低寄生晶体管的基射极分流电阻Rw、Rs。①减小β值：增加横向PNP管的基极宽度，减小其电流放大倍数βpnp。2023/2/144②采用伪收集极：在P-阱和P+之间加一个接地的，由P-和P+组成的区域。它可以收集由横向PNP管发射极注入进来的空穴。这就阻止了纵向NPN管的基极注入，从而有效地减少PNP管的电流放大倍数βpnp。2023/2/145③采用保护环 保护环可以有效地降低横向电阻和横向电流密度。同时，由于加大了P-N-P管的基区宽度使βpnp下降。第五章逻辑设计技术

465.2CMOS逻辑电路及延迟

（a）电路图

二输入与非门静态CMOS与非门5.2.1基本CMOS逻辑电路

481、静态CMOS逻辑电路结构特点根据前面分析可知，CMOS逻辑电路结构具有一定的规则:（1）利用反相器电路结构的形式；（2）NMOS下拉管“串”实现“与”，“并联实现“或”；（3）设计相应的互补PMOS上拉管，“串”联实现“或”。“并”联实现“与”。

静态CMOS逻辑电路设计CMOS逻辑电路结构例1、设计静态CMOS逻辑电路，其功能为设计步骤如下，（1）设计NMOS下拉管结构，根据串联实现“与”关系，并联实现“或”关系的结构特点，如图所示，可得到NMOS下拉管电路；(A与B)或C(A串联B)并联CNMOS下拉管结构NMOS下拉管电路（2）安排互补的PMOS上拉管结构，根据“与”并联关系，“或”串联的结构特点，可得到PMOS上拉管的结构如图所示。（A与B）或C

（A并联B）串联CPMOS上拉管结构PMOS上拉管电路525.3MOS传输门的基本特性NMOS/PMOS传输门特性CMOS传输门特性53

MOS传输门结构

NMOS传输门

PassTransistor

源、漏端不固定双向导通CMOS传输门Transmission

GateNMOS,PMOS并联源、漏端不固定栅极接相反信号两管同时导通或截止CMOS反相器NMOS,PMOS串联源端接固定电位、漏端输出栅极接相同信号两管轮流导通或截止54NMOS传输门传输高电平特性源端(G)(D)(S)Hints:VD=VG,器件始终处于饱和区,直到截止Vin=VDD,Vc=VDD55NMOS传输高电平输出电压：有阈值损失工作在饱和区，但是电流不恒定低效传输高电平(电平质量差，充电电流小)Vin=VDD,Vc=VDD，Vout＝VDD－VthVOUT=VDD-VTN56NMOS传输门传输低电平特性漏端(G)(s)(D)Hints:器件先处于饱和区，后处于线性区（类似于CMOS反相器中的NMOS管）Vin=0VC=VDD57NMOS传输低电平输出电压：没有阈值损失先工作在饱和区，后进入线形区高效传输低电平（电平质量好，充电电流大）Vin=0,Vc=VDD，Vout＝0VOUT=058PMOS传输门传输特性漏端(G)(s)(D)传输高电平情况传输低电平情况器件先处于饱和区，后处于线性区，无损耗。器件始终处于饱和区,直到截止,有损耗VOUT=VDDVOUT=-VTP59传输管（NMOS/PMOS传输门）结构简单有阈值损失NMOS高效传输低电平，低效传输高电平PMOS高效传输高电平，低效传输低电平VOUT=VDD-VTNVOUT=0VOUT=VDDVOUT=-VTP60传输门阵列逻辑用NMOS传输门阵列实现多功能发生器传输门阵列的优点：结构简单、规整，逻辑组合能力灵活多样，便于版图自动化设计。传输门阵列的缺点：驱动负载的能力弱，单独的NMOS或PMOS

传输门有阈值损失。61NMOS/PMOS传输门特性CMOS传输门特性MOS传输门的基本特性62CMOS传输门传输高电平特性传输高电平分为3个阶段：（1）NMOS和PMOS都饱和；（2）NMOS饱和,PMOS线性；（3）NMOS截止,PMOS线性。0VDDVDDVinVoutVDDVTPVTN单管导通双管导通单管导通--VOUT=VDD-VTNVOUT=0VOUT=VDDVOUT=-VTP(G)(G)(D)(D)(s)(s)63CMOS传输门传输低电平特性

传输低电平分为3个阶段：（1）NMOS和PMOS都饱和；（2）NMOS线性,PMOS饱和；（3）NMOS线性,PMOS截止。0VDDVDDVinVoutVDDVTPVTN单管导通双管导通单管导通--VOUT=VDD-VTNVOUT=0VOUT=VDDVOUT=-VTP(G)(D)(s)(S)(G)(D)64CMOS传输门直流电压传输特性CLVVDDoutVin始终有一个器件是导通的，可以传输全摆幅的信号1．与阵列固定，或阵列可编程：

可编程只读存储器PROM或可擦除编程只读存储器EPROMPLD基本结构大致相同，根据与或阵列是否可编程分为三类：2．与阵列，或阵列均可编程：

可编程逻辑阵列PLA3．与阵列可编程，或阵列固定：

可编程阵列逻辑PAL、通用阵列逻辑GAL、高密度可编程逻辑器件HDPLD5.4.CMOS逻辑结构

可编程逻辑阵列PLD的分类：ABCBCA000001010111

连接点编程时，需画一个叉。全译码1．与阵列固定，或阵列可编程2.与、或全编程：

代表器件是PLA（ProgrammableLogicArray）。在PLD中，它的灵活性最高。下图给出了PLA的阵列结构。

由于与或阵列均能编程的特点，在实现函数时，所需的是简化后的乘积项之和，这样阵列规模比PROM小得多。××××可编程可编程

不像PROM那样与阵列需要全译码。3.与编程、或固定：代表器件PAL（ProgrammableArrayLogic）

和GAL（GenericArrayLogic）。在这种结构中，或阵列固定若干个乘积项输出。××

每个交叉点都可编程。F1

F1为两个乘积项之和。可编程逻辑阵列PLA和PROM相比之下，有如下特点：

（一）PROM是与阵列固定、或阵列可编程，而PLA是与和或阵列全可编程；

（二）PROM与阵列是全译码的形式，而PLA是根据需要产生乘积项，从而减小了阵列的规模；

（三）PROM实现的逻辑函数采用最小项表达式来描述。而用PLA实现逻辑函数时，运用简化后的最简与或式；

（四）在PLA中，对多输入、多输出的逻辑函数可以利用公共的与项，因而提高了阵列的利用率。

转换器有四个输入信号，化简后需用到7个不同的乘积项，组成4个输出函数，故选用四输入的7×4PLA实现，下图是四位自然二进制码转换为四位格雷码转换器PLA阵列图。

右图仅用了七个乘积项，比PROM全译码少用9个，实现的逻辑功能是一样的。从而降低了芯片的面积，提高了芯片的利用率，所以用它来实现多输入、多输出的复杂逻辑函数较PROM有优越之处。PLA除了能实现各种组合电路外，还可以在或阵列之后接入触发器组，作为反馈输入信号，实现时序逻辑电路。4个输出与阵列或阵列四个自然二进制码输入××××××××七个乘积项例1：PLA和D触发器组成的同步时序电路如图所示，要求：（1）写出电路的驱动方程、输出方程。（2）分析电路功能，画出电路的状态转换图。D

Q0

Q0D

Q1

Q1D

Q2

Q2QCCCP解：（1）根据PLA与或阵列的输入/输出关系，可直接得到各触发器的激励方程及输出方程：D0=Q0+Q1Q0

D1=Q1Q0+Q1Q0D2=Q0

Q2+Q2Q0QCC=Q0

Q1Q2+

Q0

Q1

Q2D0=Q0+Q1Q0D0（2）先设定电路的状态，根据触发器的激励方程和输出方程，可列出下表所示的电路状态转换表。

Q2

Q1

Q0D2

D1

D0Q2n+1Q1n+1Q0n+1QCC00000101001110010111011110101110101000111100111010101110101000111100111010000010根据状态转换表，画出下图所示的电路状态转换图。000101111110001011010100

该电路是能够自启动的同步六进制计数器。73具有0和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。共同点：

不同点：锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。

锁存器和触发器74

需明确以下几种触发器的特征方程和逻辑功能：2、RS触发器3、JK触发器4、T触发器1、D触发器751、D触发器

逻辑功能表D000010101111特性方程Qn+1=D状态转换图762、SR触发器特性方程（约束条件）逻辑功能表

状态不定－－011111状态同S010011状态同S011100状态不变010000

说明Qn+1QnRS111状态转换图

S=0R=1S=1R=0S=xR=0S=0R=x工作原理（1）接收输入信号过程CP=1期间：主触发器控制门G7、G8打开，接收输入信号R、S，有：

从触发器控制门G3、G4封锁，其状态保持不变。10代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程：将主从JK触发器没有约束。3、JK触发器特性表时序图804、T触发器只要将JK触发器的J、K端连接在一起作为T端(J=K=T)，就构成了T触发器.1)特性方程T触发器的功能是T为1时，为计数状态，T为0时为保持状态。2)T触发器逻辑功能表TQnQn+1000011101110

81T′触发器1逻辑符号特性方程上升沿触发的T′触发器时钟脉冲每作用一次，触发器翻转一次。5、T触发器8283第6章子系统设计通常，复杂的电路系统是由许多子系统组成，而我们设计一个芯片时首先要能设计出这些子系统，他们通常是整个设计问题的关键本章主要介绍常用的数据路径运算器、存储器、I/O单元等子系统设计方法。6.1数据路径运算器一些能执行典型数据运算的元件，如加法器、计数器、寄存器等，其完成对数据信息的处理与传输。6.1.1加法器

--实现两个二进制数之间的相加运算。A:1101B:1011111被加数加数低位进位00011和S进位C加法器的功能

0+半加器---不考虑低位进位的一位加法器一位半加器半加器被加数A加数B和S进位C真值表00

01

101100000111表达式逻辑图HA=1&符号全加器---考虑低位进位的一位加法器一位全加器：被加数加数和进位全加器低位进位

设为被加数、加数及和的第（i)位，为（i）位向（i+1）位的进位，为（i-1）位向（i）位的进位。真值表0000000000011111111001010011100101110111表达式：全加器FA=1=1&&≥1&逻辑图符号多位加法器多位加法器例：四位串行进位加法器结构简单，加数、被加数并行输入，和数并行输出；各位全加器间的进位需串行传递，速度较慢。串行进位加法器并行进位加法器特点整个电路的延迟时间与全加器的个数成正比，全加器的最长时间延迟路径发生在进位链的输出。若N为级数，则Tc为一个进位级的延迟，总延迟时间为T=N*Tc.改善的方法是计算每一级的进位用并行的方式产生。加法器（6）例：四位并行进位加法器进位电路进位电路进位电路各位的进位输出信号只与两个相加数有关，而与低位进位信号无关。并行进位加法器由一位全加器的进位表达式：绝对进位相对进位则：令四位加法器各位的进位为：在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。6.1.2计数器1、二进制同步计数器3位二进制同步加法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：时钟方程：状态图时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。由于没有无效状态，电路能自启动。推广到n位二进制同步加法计数器驱动方程输出方程2023/2/196在每一位元中使用一个加法器和一个D触发器。此计数器的操作速度是决定涟波进位所需要的时间。可以采用任何先行进位技术加以改进，以提高其速度。同步上/下计数器二进制异步计数器级间连接规律在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。寄存器

移位寄存器1、单向移位寄存器并行输出4位右移移位寄存器时钟方程：驱动方程：状态方程：并行输出4位左移移位寄存器时钟方程：驱动方程：状态方程：串入并出单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。双向移位寄存器M=0时右移M=1时左移概述能存储大量二值信息的器件一、一般结构形式输入/出电路I/O输入/出控制6.2存储器二、分类1、从存/取功能分：①只读存储器(Read-Only-Memory）②随机读/写（Random-Access-Memory）2、从工艺分：①双极型②MOS型ROM

掩模ROM一、结构

存储矩阵由许多存储单元排列而成。存储单元可以用二极管构成，也可以用双极型三极管或MOS管构成。每个单元可以存储1位二值代码(0或1)。每一个或一组存储单元有一个对应的地址代码。地址译码器的作用是将输入的地址代码译成相应的控制信号，利用这个控制信号从存储矩阵中把指定的单元选出，并把其中的数据送到输出缓冲器。输出缓冲器有两个作用，一是能提高存储器的带负载能力，二是实现对输出状态的三态控制，以便与系统的总线连接。二、举例地址数据A1A0D3D2D1D0000101011011100100111110A0~An-1W0W(2n-1)D0Dm存储容量：存储器包含基本存储单元的总数。一个基本存储单元能存储１位(Bit)的信息，即一个0或一个1。

存储器的读写操作是以字为单位的，每一个字可包含多个位。

“字数×位数”或2n×m位，n为地址线，m为输出线。字数:1K=210=1024字长:每次可以读(写)二值码的个数总容量例如：容量=1K×4(位)=4096(位)1byte(字节)=8bits(位)可擦除的可编程ROM（EPROM）浮栅管结构p+p+P浮栅S(0V)D(-30V)--一、可擦除的可编程ROM（UVEPROM）工作原理：写入：在D端加足够高的负电压，使D区PN结沟道发生雪崩击穿，由此产生的电子能够越过硅和二氧化硅界面势垒，并在二氧化硅中电场的作用下进入到多晶硅栅中，存储足够多的负电荷时，MOS管导通，写入1。二、电可擦除的可编程ROM（E2PROM）总体结构与掩模ROM一样，但存储单元不同RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路。寄存器的个数（字数）*寄存器中存储单元个数（位数）=RAM的容量按照RAM中寄存器位数的不同，RAM有多字1位和多字多位两种结构形式。在多字1位结构中，每个寄存器都只有1位，例如一个容量为1024×1位的RAM。多字多位结构中，每个寄存器都有多位，例如一个容量为256×4位的RAM。随机读写存储器优点：读写方便，使用灵活。缺点：一旦断电，数据丢失。RAM由大量寄存器构成的矩阵用以决定访问哪个字单元用以决定芯片是否工作用以决定对被选中的单元是读还是写读出及写入数据的通道存储器结构容量为256×4RAM的存储矩阵存储单元1024个存储单元排成32行×32列的矩阵每根行选择线选择一行每根列选择线选择一个字列Y1＝1，X2＝1，位于X2和Y1交叉处的字单元可以进行读出或写入操作，而其余任何字单元都不会被选中。地址的选择通过地址译码器来实现。地址译码器由行译码器和列译码器组成。行、列译码器的输出即为行、列选择线，由它们共同确定欲选择的地址单元。256×4RAM存储矩阵中，256个字需要8位地址码A7～A0。其中高3位A7～A5用于列译码输入，低5位A4～A0用于行译码输入。A7～A0=00100010时，Y1=1、X2=1，选中X2和Y1交叉的字单元。00010001“写”：字线为高电平，T导通，Cs存入数据。“读”：字线为高电平，Cs经T向位线上的电容Cb提供电荷，由电荷守恒原理：由于Cb》Cs,所以位线上读出电压信号很小。如：Vcs=5V，Cs/Cb=1/50,位线读出信号约为0.1V，不足以为“1”，因此需加入灵敏读出放大器。

动态随机存储器（DRAM）

动态存储单元是利用MOS管栅极电容可以存储电荷的原理单管存储单元SSRAM的存储单元六管N沟道增强型MOS管SRAM和DRAM对比SRAM：工作速度快，掉电信息不消失，一经写入可多次读出，但集成度较低，功耗较大。SRAM一般用来作为计算机中的高速缓冲存储器(Cache)DRAM：集成度较高，功耗较低；缺点是保存在DRAM中的信息随着电容的漏电而会逐渐消失，一般信息保存时间为2ms左右。为了保存DRAM中的信息，必须每隔1～2ms对其刷新一次。因此，采用

DRAM的计算机必须配置动态刷新电路，防止信息丢失。DRAM一般用作计算机中的主存储器。存储器容量的扩展1.位扩展方式适用于每片RAM,ROM字数够用而位数不够时接法：将各片的地址线、读写线、片选线并联即可例：用八片1024x1位→1024x8位的RAM2.字扩展方式适用于每片RAM,ROM位数够用而字数不够时1024x8RAM例：用四片256x8位→1024x8位RAM000111011011101101111110用存储器实现组合逻辑函数一、基本原理从ROM的数据表可见：若以地址线为输入变量，则数据线即为一组关于地址变量的逻辑函数地址数据A1A0D3D2D1D0000101011011100100111110A0~An-1W0W(2n-1)举例试用ROM设计一个组合逻辑电路，用来产生下列一组逻辑函数Y1=ABC+BCY2=ABC+ABC+ABCY3=ABC+AC第6章CMOS集成电路的I/O设计

输入缓冲器

输出缓冲器

ESD保护电路

三态输出CMOS集成电路的I/O设计

集成电路芯片通过输入、输出压点与外界联系的，或接收片外的输入信号，或产生输出信号驱动片外的负载；

压点上的输入、输出信号则是通过输入、输出缓冲器与外界相连，从而使片内信号与片外信号匹配，且其设计质量会影响系统环境下芯片工作的可靠性。1.输入缓冲器

主要作用:提供适当的电平转换；提高信号的驱动能力；对片内电路起保护作用；

CMOS与TTL器件互连5VTTL逻辑电平和5VCMOS逻辑电平是很通用的逻辑电平,注意他们的输入输出电平差别较大,在互连时要特别注意。5VTTL电平：输出高电平>2.4V,输出低电平<0.4V。输入高电平>=2.0V，输入低电平<=0.8V。5VCMOS电平：5VCMOS器件的逻辑电平参数与供电电压有一定关系,一般情况下：Voh≥Vcc-0.5VVol≤0.5VVih≥0.7VccVil≤0.3Vcc即：输出高电平>4.5V,输出低电平<0.5V。输入高电平>3.5V，输入低电平<1.5V。CMOS到TTL的连接需要进行电流匹配。

——电平可以兼容但ＣＭＯＳ电路的驱动电流较小，不能够直接驱动ＴＴＬ电路。为此可采用ＣＭＯＳ／ＴＴＬ专用接口电路，经缓冲器之后的高电平输出电流能满足ＴＴＬ电路的要求，实现ＣＭＯＳ电路与ＴＴＬ电路的连接。TTL到CMOS的连接需要进行电压匹配。——电流可以兼容但TTL电路输出高电平的最小值为2.4Ｖ，而CMOS电路的输入高电平一般高于3.5Ｖ，这就使二者的逻辑电平不能兼容。为此，在ＴＴＬ的输出端与电源之间接一个上拉电阻Ｒ（取值一般在１－4.7ＫΩ），可将ＴＴＬ的电平提高到3.5Ｖ以上。

CMOS与TTL器件互连CMOS同TTL电源电压相同都为5V，则两种门可直接连接提高TTL门电路的输出高电平，阻值由几百到几千欧姆注：TTL门电路高电平典型值只有3V左右，而CMOS电路的输入高电平要求高于3.5V。因此在TTL门电路输出端与电源之间接一电阻Rx返回TTL与CMOS接口电路带反馈管的正相输入缓冲电路工作原理：以两级反相器级联的输入电路为基础；

在第一级反相器的输出增加一上拉反馈管，其输入为第二级反相器的输出反馈，可改善第一级反相器的输出高电平；

在第一级反相器的上拉支路增加一(稳压)二极管，可降低第一级反相器的电源电压，从而降低其阈值电压；PN带反馈管的正相输入缓冲电路Vin

第二级反相器实现正相输入和提高驱动能力；第一级反相器实现电平转换；

当第一级反相器输出为高电平时，电路有静态功耗；输出驱动驱动大负载时，输出信号需经过输出缓冲电路以提高其驱动能力；对输出驱动的要求：提供足够大的驱动电流；使缓冲器的总延迟时间最小；

输出缓冲器CMOS输出缓冲

在CMOSIC中，常用多级反相器构成的反相器链作为输出缓冲电路。VinCinCo1CG2Co2CG3CLVout

采用反相器级联，且使反相器尺寸逐级增大；通过设计适当的级数及比例，以使总延迟时间最小；静电放电（ESD）

当存储在人体或机器上的电荷与芯片接触，与栅上积累的静电荷发生静电感应而放电时，因产生瞬时的过大电流，而导致芯片永久损坏的现象，称为静电放电；是MOS集成电路设计中必须考虑的一个可靠性问题。ESD保护电路ESD保护网络模型

保护网络一般由分布电阻和二极管组成；一般：二极管使信号电平钳位到一定的电压范围：

在输入端增加输入保护电路，一方面是为栅上积累的静电荷提供放电通路；另一方面是电压钳位，防止过大的电压加到MOS器件上。双二极管保护电路

CMOSIC中的输入缓冲常采用双二极管保护电路，即用一个电阻和两个反偏的二极管构成保护网络，对NMOS和PMOS都有保护作用。MP5MN5VDDGNDVOUTVinD1D2R压点

二极管D1是和PMOS管源、漏区同时形成的，是结构；二极管D2是和NMOS管源、漏区同时形成的，是结构。双二极管保护电路工作原理MP5MN5VDDGNDVOUTVinD1D2R压点

工作原理：

当输入电压过高，压点相对地出现正脉冲时，反偏的二极管D1击穿，击穿产生的大电流在电阻上产生很大的压降，使栅上的电压降低；

即，导通的二极管和电阻在输入和电源之间形成ESD电流的放电通路；只要二极管的击穿电压低于栅氧化层的击穿电压，就可以起到保护作用。

而当压点相对地出出负脉冲时，反偏的二极管D2击穿导通，和电阻在输入和地之间形成ESD电流的放电通路，从而起到保护作用。

一般：这两个二极管可使输入MOS管的栅极电压钳位到一定的电压范围：双二极管保护电路工作原理ESD保护电路的MOS管尺寸较大，宽长比一般在200以上，故ESD保护电路要占用较大的面积。

随着集成度的提高，如何减小ESD保护电路的面积也是集成电