数字逻辑设计基础(何建新)第6章

数字逻辑设计基础第

6章组合逻辑电路

组合逻辑电路及特点组合逻辑电路中的竞争冒险MSI构成的组合逻辑电路的分析与设计常用组合逻辑电路组合逻辑电路的分析和设计方法本章小结主要内容本章目标本章目标了解全加器、译码器、编码器、数据选择器的vhdl描述；掌握SSI组合逻辑电路的分析与设计方法；掌握常用中规模组合逻辑器件的基本结构及扩展应用；掌握基于QuartusII的图形输入法设计仿真组合逻辑电路。关键术语：

SSI组合逻辑电路MSI组合逻辑电路6.1

特点与功能描述组合逻辑电路

电路在任一时刻的输出状态仅取决于该时刻输入信号的状态，而与电路原有状态无关

一个封装内部的逻辑门个数小于12个的集成电路

一个封装内部有12～100个等效逻辑门的集成电路。1.组合逻辑电路示意图2.组合逻辑电路的特点与描述方法组合逻辑电路的逻辑功能特点：没有存储和记忆作用。

组合逻辑电路的组成特点：

由门电路构成，不含存储元件，只存在从输入到输出的通路，没有反馈回路。组合逻辑电路的描述方法：

逻辑表达式、真值表、卡诺图和逻辑图，还可以用硬件描述语言VHDL和Verilog来描述。主要要求：掌握SSI组合逻辑电路分析与设计的基本方法。熟练掌握逻辑表达式、真值表、卡诺图和逻辑图表示法。SSI构成的组合逻辑电路

的分析与设计6.26.2.1SSI组合逻辑电路的基本分析方法分析思路：基本步骤：根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。根据给定逻辑图写出输出逻辑式，并进行必要的化简列真值表分析逻辑功能[例6-1]分析下图所示电路的逻辑功能。解：(1)写出输出逻辑函数式(3)分析逻辑功能(2)列逻辑函数真值表1111000YBA输出输入00根据同或功能可列出真值表如上表；也可先求标准与或式，然后得真值表。后者是分析电路的常用方法，下面介绍之。通过分析真值表特点来说明功能。

A、B两个输入变量的状态相同时，输出为1，否则输出为0。因此，图示电路为同或电路，实现了两个变量的同或逻辑功能。011[例]分析下图电路的逻辑功能。解：(2)列真值表(1)写出输出逻辑函数式111011101001110010100000F2F1XBA输出输入0101100110100101可列出真值表为(3)分析逻辑功能电路实现了两个变量和的原码、反码转换。是一个两位数码的原码、反码转换电路，其输入变量为转换控制信号。AB6.2.2SSI构成的组合逻辑电路设计基本步骤：分析设计要求并列出真值表→求最简输出逻辑式→画逻辑图。首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值(即规定它们何时取值0，何时取值1)

。然后分析输出变量和输入变量间的逻辑关系，列出真值表。根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。

根据简化或变换后的逻辑函数表达式画出逻辑电路图。【例6-3】某大楼电梯系统设有3部电梯，为了监测电梯运行情况，需要设计一个电梯运行情况监测电路，规定只要有2部以上电梯运行，则监测电路输出电梯系统正常工作信号，否则输出电梯系统故障信号。试用与非门和或非门分别设计该电梯系统运行情况监测电路。解：（1）根据题意，输入变量用A,B.C分别表示3部电梯的运行状态，输出变量用F表示监测电路输出信号状态。输入变量用逻辑1表示电梯正在运行，用逻辑0表示电梯停止运行；输出变量用逻辑1表示系统运行正常，用逻辑0表示系统运行故障。由此可列出如下所示真值表。(4)画逻辑图（2）根据真值表写出输出逻辑函数表达式（3）用卡诺图进行化简。可得简化的逻辑表达式实现【例6-3】设计的电路可有多个不同的方案。下面介绍两种常用的方案。方案一：用与非门实现将简化后表达式变换为与非-与非表达式方案二：用或非门实现由卡诺图圈0，化简出最简或与式，进而变换为或非-或非表达式解：(1)根据题意列出真值表（2）用卡诺图化筒【例6-4】试分别用逻辑门和VHDL语言设计一个8421码转换成5421码的码组变换电路。(用逻辑门实现)由卡诺图化简(注意无关项的使用)可得如下逻辑函数表达式：（3）根据逻辑函数表达式画出逻辑图2．用VHDL实现

利用上面已推出的逻辑函数表达式，结构体采用数据流描述。其VHDL程序如下：

libraryieee;useieee.std_logic_1164.all;entityxiti309isport(a,b,c,d:instd_logic; y3,y2,y1,y0:outstd_logic);end;architecturexiti309arofxiti309isbeginy3<=aor(bandc)or(bandd);y2<=(aandd)or(band(notc)and(notd));y1<=(aand(notd))or((notb)andc)or(candd);y0<=(aand(notd))or((nota)and(notb)andd)or(bandcand(notd));endxiti309ar;*【例6-5】在只有原变量输入、没有反变量输入条件下，用最少与非门实现下列函数。由式画出的逻辑电路如下图所示（2）对简化式做如下变换:

利用多余项定理，添加多余项（生成项）

原式变为合并尾部因子变为与非-与非式画逻电路辑图6.3常用组合逻辑电路6.3.1加法器半加器：只考虑本位两个二进制数相加，而不考虑来自低位进位数相加的运算电路。

全加器：除考虑本位两个二进制数相加外，还考虑来自低位进位数相加的运算电路。

串行进位：电路进行二进制加法运算时，各全加器由低位到高位逐位传递进位信号。

超前进位：电路进行二进制加法运算时，通过快速进位电路几乎同时产生进位信号。

1.半加器（加法器基本单元）半加器

HalfAdder，简称HA。它只将两个1位二进制数相加，而不考虑低位来的进位。1011010101100000CSBA输出输入ABSCCO∑SCAB全加器

FullAdder，简称FA。能将本位的两个二进制数和相邻低位来的进位数进行相加。1111110011101010100110110010100110000000Ci+1SiCiBiAi输出输入AiBiSiCiCO∑CICi-1

用VHDL描述一位全加器libraryieee;useieee.std_logic_1164.all;entityadderisport(ai,bi,ci:instd_logic; si,co:outstd_logic);endadder;architectureadderofadderisbegin si<=aixorbixorci;

co<=(aiandbi)or(ciand(aixorbi));endadder;3.加法器实现多位加法运算的电路其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。串行进位加法器超前进位加法器(2)超前进位加法器74LS283相加结果读数为COS3S2S1S04位二进制加数B输入端4位二进制加数A输入端低位片进位输入端本位和输出端向高位片的进位输出A0A1A2A3B0B1B2B3CICOS0S1S2S3∑74LS283逻辑功能示意图各进位位表达式各位和数表达式应用实例1

由四位超前进位加法器74LS283和异或门74LS86组成的可控的四位并行二进制加法／减法运算电路。

当

的时候，

以反变量形式

输入到并行加法器，进位输入端,这样加法器完成

，

为

的补码，运算结果为

。

当

的时候，

以原变量形式输入到并行加法器，进位输入端

，运算结果为

。该电路可以对4位有符号或无符号二进制数作加减运算。主要要求：

理解译码的概念。

掌握二进制译码器74LS138（139）

的逻辑功能和使用方法。6.3.2

译码器

理解其他常用译码器的逻辑功能和使用方法。译码的概念与类型

译码器(即Decoder)

用于检测特定数字状态的组合逻辑电路

译码器二进制译码器二-十进制译码器

数码显示译码器二进制代码

与输入代码对应的特定信息

译码器译码器的逻辑功能简单逻辑门译码器将输入二进制代码的特定信息翻译出来1．简单逻辑门译码器

一个与（或）逻辑门就是最简单的译码器，可用于检测特定的二进制数值。图（a）所示的译码器在输入为1111时，

输出为高电平。图（b）所示的译码器在输入为1111时，

输出为低电平。（a）（b）【例6-12】试设计一个2线-4线的二进制代码译码器，

其逻辑框图如图所示。

2线-4线译码器真值表输出逻辑函数式二进制译码器的逻辑图【例6-13】试用两个2线-4线的二进制译码器，构成一个3线-8线的二进制译码器。解：因2线-4线的二进制译码器只有两个输入端，而3线-8线的二进制译码器需要3个输入端，所以只能借用作为3线-8线的译码器的第三个输入端。同时将两个2线-4线译码器的输入端并联在一起，并用的0和1状态控制两个2线-4线译码器，分别在输入3位二进制代码组合的低4位或高4位选通，输出译码信号。两个2-4线译码器接成的3线-8线译码器逻辑图1.用VHDL语言描述3-8线译码器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydecoder38is port(inp:instd_logic_vector(2downto0); outp:outstd_logic_vector(7downto0));endentitydecoder38;architectureart4ofdecoder38isbeginprocess(inp)begincaseinpiswhen"000"=>outp<=“11111110";when"001"=>outp<=“11111101";when"010"=>outp<=“11111011";when"011"=>outp<=“11110111";when"100"=>outp<=“11101111";when"101"=>outp<=“11011111";when"110"=>outp<=“10111111";when"111"=>outp<=“01111111";whenothers=>outp<="xxxxxxxx";endcase;endprocess;endarchitectureart4;74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y774LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31(三)译码器的扩展

A3A2A1A0低位片高位片例如两片74LS138组成的4线–

16线译码器。16个译码输出端4位二进制码输入端低3位码从各译码器的码输入端输入。A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE高位码A3与高位片STA端和低位片STB端相连，因此，A3=0时低位片工作，A3=1时高位片工作。STA不用，应接有效电平1。作4线–16线译码器使能端，低电平有效。【例6-13】用2片3线-8线译码器74LS138扩展成4线-16线译码器4线-10线译码器74LS42逻辑示意图Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A274LS42A3将BCD码的十组代码译成0~9十个对应输出信号的电路，又称4线–10线译码器。3.二－十进制译码器8421BCD码输入端，从高位到低位依次为A3、A2、A1和A0。10个译码输出端，低电平0有效。4.七段数码显示译码器

abcdefgDPagfCOMbcedCOMDPabcdefgDP发光字段，由管脚a~g电平控制是否发光。小数点，需要时才点亮。显示的数字形式主要优点：字形清晰、工作电压低、体积小、可靠性高、响应速度快、寿命长和亮度高等。

主要缺点：工作电流大，每字段工作电流约10mA。共阳接法

共阴接法

半导体数码显示器内部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流电阻

a~g和DP为低电平时才能点亮相应发光段。

a~g和DP为高电平时才能点亮相应发光段。共阳接法数码显示器需要配用输出低电平有效的译码器。

共阴接法数码显示器需要配用输出高电平有效的译码器。RR共阳极共阴极七段显示译码器4线–7段译码器/驱动器74LS48的逻辑功能示意图74LS48RBIBI/RBO

YgYfYeYdYcYbYaRBI灭零输入端，低电平有效。8421码输入端七段译码驱动输出端，高电平有效。A3A0A1A2LT

LT试灯输入端，低电平有效。BI消隐控制，RBO灭零输出，低电平有效。74LS48的真值表用VHDL语言描述7段显示译码器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityled7sisport(din:instd_logic_vector(3downto0);led7:outstd_logic_vector(6downto0));endled7s;architecturebehvofled7sisbeginprocess(din)begincasediniswhen"0000"=>led7<="0111111";--"0"when"0001"=>led7<="0000110";--"1"when"0010"=>led7<="1011011";--"2"when"0011"=>led7<="1001111";--"3"when"0100"=>led7<="1100110";--"4"when"0101"=>led7<="1101101";--"5"when"0110"=>led7<="1111101";--"6“when"0111"=>led7<="0000111";--"7"when"1000"=>led7<="1111111";--"8"when"1001"=>led7<="1101111";--"9"whenothers=>led7<="0000000";--"不显示"endcase;endprocess;endbehv;6.3.3

编码器

主要要求：

理解编码的概念。

理解常用编码器的类型、逻辑功能和使用方法。编码器的概念与类型编码将具有特定含义的信息编成相应二进制代码的过程。实现编码功能的电路编码器二进制普通编码器二-十进制普通编码器

优先编码器

编码器(即Encoder)

被编信号二进制代码编码器I1I2I3I4I5I6I7Y0Y1Y23位二进制编码器用n位二进制数码对2n个输入信号进行编码的电路。

由图可写出编码器的输出逻辑函数为由上式可列出真值表为原码输出Y0=A1·A3·A5·A7Y2=A4·A5·A6·A7Y1=A2·A3·A6·A7I0省略不画8个需要编码的输入信号输出

3

位

二进制码A1A2A3A4A5A6A7Y0Y1Y21111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2A7A6A5A4A3A2A1A0输出输入被编信号高电平有效。8线

–3线编码器1.二进制普通编码器I1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD码编码器将0~9十个十进制数转换为二进制代码的电路。又称十进制编码器。

I0省略不画输出

4位二进制代码原码输出A1A2A3A4A5A6A7Y0Y1Y2A8A9Y310011000000000000101000000001110001000000001100001000000101000001000000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3A9A8A7A6A5A4A3A2A1A0输出输入10线

–4线编码器被编信号高电平有效2.二－十进制普通编码器CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二

-

十进制优先编码器

74LS147

I9=1，I8=0时，不论I0~I7为0还是

1，电路只对I8进行编码，输出反码0111。反码输出被编信号输入，(省略了I0)，低电平有效。0111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y0Y1Y2Y3A9A8A7A6A5A4A3A2A1输出输入

I9=0时，不论其他Ii为0

还是1，电路只对I9进行编码，输出Y3Y2Y1Y0=0110，为反码，其原码为1001。111010×××××××01100××××××××1111111111111无编码请求Y3Y2Y1Y0=1111依次类推74LS147A8A1A2A3A4A5A6A7Y0Y1Y2Y3A9被编信号优先级别从高到低依次为

A9、A8、A7、A6、A5、

A4、A3、A2、A1、A0，输入输出信号均为低电平有效。3.优先编码器

(即

PriorityEncoder)

允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。用VHDL描述4线-2线优先编码器libraryieee;useieee.std_logic_1164.all;entityencoderisport(a:instd_logic_vector(3downto0);y:outstd_logic_vector(1downto0);eo:outstd_logic);endencoder;architectureencoderpofencoderisbeginprocess(a)beginifa(3)='1'theny<="11";eo<='1';elsifa(2)='1'theny<="10";eo<='1';elsifa(1)='1'theny<="01";eo<='1';elsifa(0)='1'theny<="00";eo<='1';elsifa="0000"theny<="00";eo<='0';endif;endprocess;endencoderp;应用实例3【例6-16】水箱水位监测显示电路设计

已知一个水箱高10米，为了监测水箱水位的变化情况，试设计一个水箱中水面高度监测显示电路。显示分辨率以整数米（m）为单位。编码和译码的对应转换真值表水箱水位监测显示电路原理图图中～为水箱水位监测探头，其给出的数据作为优先编码器的输入，优先编码器的输出经非门反相后送给七段显示译码器，译码器输出直接驱动数码管显示水位高度。数据分配器:根据地址码的要求，将一路数据分配到指定输出通道上去的电路。Demultiplexer，简称DMUXY0DY1Y2Y34

路数据分配器工作示意图A1A0一路输入多路输出地址码输入10Y1=DD6.3.4数据分配器用VHDL语言描述1分4路数据分配器libraryieee;useieee.std_logic_1164.all;entitymux4t1isport(s1,s2:instd_logic;datain:instd_logic;a,b,c,d:outstd_logic);endmux4t1;architectureoneofmux4t1issignals:std_logic_vector(1downto0);signaldataout:std_logic_vector(3downto0);begins<=s1&s2;process(s,datain)begincasesiswhen"00"=>dataout<=datain&"zzz"; when"01"=>dataout<="z"&datain&"zz"; when"10"=>dataout<="zz"&datain&"z"; when"11"=>dataout<="zzz"&datain; whenothers=>dataout<="zzzz";endcase;endprocess;a<=dataout(0);b<=dataout(1);c<=dataout(2);d<=dataout(3);endarchitectureone;

下图是用3线-8线译码器74LS138构成的1路-8路反码或原码输出的数据分配器。图（a）是反码输出的数据分配器，图（b）是原码输出的数据分配器，图（b）图（a）主要要求：理解数据选择器和数据分配器的作用。理解常用数据选择器的逻辑功能及其使用。掌握用数据选择器实现组合逻辑电路的方法。6.3.5

数据选择器D0YD1D2D34

选

1

数据选择器工作示意图A1A01.数据选择器数据选择器:根据地址码的要求，从多路输入信号中选择其中一路输出的电路.又称多路选择器(Multiplexer，简称MUX)或多路开关。多路输入一路输出地址码输入10Y=D1D1常用2选1、4选1、8选1和16选1等数据选择器。

数据选择器的输入信号个数N与地址码个数n的关系为

N=2n用VHDL语言描述4选1数据选择器libraryieee;useieee.std_logic_1164.all;entitymux41isport(inp:instd_logic_vector(3downto0);a,b:instd_logic;y:outstd_logic);endentitymux41;architectureartofmux41issignalsel:std_logic_vector(1downto0);Beginsel<=b&a;process(inp,sel)isbeginif(sel="00")theny<=inp(0);elsif(sel="01")theny<=inp(1);elsif(sel="10")theny<=inp(2);elsey<=inp(3);endif;endprocess;endarchitectureart;双4选1数据选择器74LS15374LS1531STA1A01D01D31D21D11ST1Y2Y双4选1数据选择器74LS153逻辑功能示意图2D02D32D22D12ST2ST两个数据选择器的公共地址输入端。数据选择器1的输出数据选择器1的数据输入、使能输入。数据选择器2的数据输入、使能输入。数据选择器2的输出内含两个相同的

4选1数据选择器。1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0000××××××11Y1D01D11D21D3A0A11ST输出输入74LS153数据选择器1真值表1D01D11D21D31ST使能端低电平有效1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0001D01D11D21D30××××××1数据选择器2的逻辑功能同理。

1ST=1时，禁止数据选择器工作，输出1Y=0。

1ST=0时，数据选择器工作。输出哪一路数据由地址码A1A0决定。74LS153数据选择器输出函数式1Y=A1A01D0+A1A01D1+A1A01D2+A1A01D3

=m01D0+m11D1+m21D2+m31D32Y=A1A02D0+A1A02D1+A1A02D2+A1A02D3

=m02D0+m12D1+m22D2+m32D374LS153的逻辑功能示意图用74LSl53构成的八选一数据选择器2.8选1数据选择器1.

8选1数据选择器CT74LS15174LS151STA2A1A0D0D7D6D5D4D3D2D1STYY74LS151的逻辑功能示意图8路数据输入端地址信号输入端互补输出端使能端，低电平有效74LS151STA2A1A0D0D7D6D5D4D3D2D1STYY74LS151逻辑功能示意图ST

=

1

时禁止数据选择器工作

ST

=

0

时，数据选择器工作。选择哪一路信号输出由地址码决定。8选1数据选择器74LS151真值表D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST输出输入D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST输出输入Y=A2A1A0D0+A2A1A0D1+

A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7=m0D0+m1D1+m2D2+m3D3+

m4D4+m5D5+m6D6+m7D774LS151输出函数表达式应用实例5

电路的发送端和接收端共用了一个时钟信号，这个时钟信号是在发送端生成的。两边的电路共用了一个地接地端。每个电路有着自己的独立的计数器,用于产生三位地址码。采用时分复用方式的8路数字信号传输系统

【例6-20】采用时分复用方式在一条线路上传送8路数字信号

所谓时分复用，是一种利用一根传输线传输多路信号的技术，它是通过使被传输信号共享相同长度的时间段来实现的。主要要求：

理解加法器的逻辑功能及应用。了解数值比较器的作用。6.3.6数值比较器

1.1位数值比较器DigitalComparator，又称数字比较器。用于比较两个数的大小。输入输出ABY(A>B)Y(A<B)Y(A=B)00001010101010011001ABAABABBY(A<B)Y(A=B)Y(A>B)

2.多位数值比较器可利用1位数值比较器构成比较原理：从最高位开始逐步向低位进行比较。例如比较A=A3A2A1A0和B=B3B2B1B0的大小：

若A3>B3，则A>B；若A3<B3，则A<B；若A3=B3，则需比较次高位。

若次高位A2>B2，则A>B；若A2<B2，则A<B；若A2=B2，则再去比较更低位。依次类推，直至最低位比较结束。

图为4位数值比较器74LS85的逻辑能示意图，图中

和

为两组相比较的4位二进制数的输入端

，和

为级联输入端，

和

为比较结果输出端。74LS85的逻辑符号图74LS85的功能表应用实例6【例6-21】两路数字温度监测比较电路

当A路监测到的温度高于B路监测到的温度时绿灯亮，当A路监测到的温度低于B路监测到的温度时红灯亮，两路监测到的温度相等黄灯亮。主要要求：

掌握常用MSI组合逻辑电路的设计与分析。6.4采用MSI的组合逻辑电路的分析与设计掌握MSI组合逻辑电路设计的比较法、扩展法和降维图法。6.4.1中规模集成器件构成的组合电路的设计基本步骤根据题意列真值表；

(2)由真值表写逻辑函数表达式，将要实现的逻辑函数表达式变换成与所用中规模集成器件逻辑函数表达式相似的形式，比较逻辑函数表达式（比较法）；逻辑函数比较可能出现下列几种情况：①若要实现的组合逻辑函数表达式与某种中规模集成器件的逻辑函数表达式形式上完全一致，则可选用该种器件实现设计；②若要实现的组合逻辑函数表达式是某种中规模集成器件的逻辑函数表达式的一部分，则只需对器件多余的输入端作适当处理(接1或接0)即可。

③若要实现的组合逻辑函数的变量比某种中规模集成器件的输入变量多，则可通过扩展法或降维的方法来实现设计。(3)根据比较结果，画出逻辑电路图。1．用具有n个地址输入端的中规模集成器件实现n

变量逻辑函数（1）用译码器设计组合逻辑电路由于二进制译码器的输出端能提供输入变量的全部最小项，而任何组合逻辑函数都可以变换为最小项之和的标准式，因此用二进制译码器和门电路可实现任何组合逻辑函数。当译码器输出低电平有效时，选用与非门；当译码器输出高电平有效时，选用或门。【例6-22】试用3线-8线译码器74LS138和门电路实现下列多输出逻辑函数：解：①将化为最小项之和形式

②令，将用译码器的输出表示，因此有

③

根据上式式可画出的逻辑电路图。（2）用数据选择器实现组合逻辑函数由于数据选择器在输入数据全部为1时，输出为地址输入变量全体最小项的和。例如4选1数据选择器的输出Y=m0D0+m1D1+m2D2+m3D3当D0=D1=D2=D3=1时，Y=m0+m1+m2+m3。当D0~D3为0、1的不同组合时，Y可输出不同的最小项表达式。而任何一个逻辑函数都可表示成最小项表达式，当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接将逻辑函数输入变量有序地接数据选择器的地址输入端。因此用数据选择器可实现任何组合逻辑函数。

CT74LS151有

A2、A1

、A0三个地址输入端，正好用以输入三变量A、B、C。[例]试用数据选择器实现函数

Y=AB+AC+BC。该题可用代数法或卡诺图法求解。Y为三变量函数，故选用8选1数据选择器，现选用74LS151。代数法求解解：(2)写出逻辑函数的最小项表达式Y=AB+AC+BC=ABC+ABC+ABC+ABC(3)

写出数据选择器的输出表达式Y′=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7(4)比较

Y和

Y′两式中最小项的对应关系(1)选择数据选择器令A=A2，B=A1，C=A0则Y′=ABCD0+ABCD1+ABCD2+ABCD3+

ABCD4+ABCD5+ABCD6+ABCD7ABCABCABCABCABCABCABCABC+++

为使Y=Y′，应令D0=

D1=D2=D4=0D3=

D5=D6=D7=1(5)画连线图74LS151A2A1A0D0D7D6D5D4D3D2D1STYYY′ABC1即可得输出函数D0D2D1D4D7D6D5D31(1)选择数据选择器选用74LS151(2)画出

Y和数据选择器输出

Y

的卡诺图(3)比较逻辑函数

Y

和

Y的卡诺图设Y=Y、A=A2、B=A1、C=A0对比两张卡诺图后得D0=

D1=D2=D4=0D3=

D5=D6=D7=1(4)画连线图ABC0100011110

1

1

1

1

0

0

0

0Y的卡诺图A2A1A00100011110

D6D7D5D3D0D1D2D4Y′

的卡诺图1

1

1

1

D6D7D5D3卡诺图法求解解：与代数法所得图相同2．用具有个地址输入端的数据选择器实现变量逻辑函数（1）用两片n个地址输入端的数据选择器实现m变量逻辑函数（扩展法）【例6-24】用双4选1数据选择器74LSl53和少量逻辑门实现逻辑函数。解：