常用时序逻辑电路器件

会计学1常用时序逻辑电路器件>目录

反馈移位型序列信号发生器和计数型序列码发生器的设计

异步集成计数器74LS90

十进制可逆集成计数器74LS192

同步集成计数器74161

二进制可逆集成计数器74LS169

任意模值计数器

四位双向寄存器74LS194

典型移位型计数器

以MSI为核心的同步时序电路的分析与设计

集成计数器的级联<退出总目录

计数器的功能及分类第1页/共42页

一:计数器的功能计数器的主要功能是累计输入脉冲的数目，它可以用来计数，分频，此外还可以对系统定时，顺序控制等操作。

二:计数器的分类按时钟控制方式分类，有异步，同步计数器两大类。按计数功能可分为，加法计数，减法计数和可逆计数三大类。按数制分，可分为二进制计数器和非二进制计数器（任意进制计数器）两大类。总目录退出><目录表:计数器分类第2页/共42页异步集成计数器74LS90<>退出目录总目录集成计数器第3页/共42页74LS90功能表：74LS90

控制输入：①异步清0端R01、R02

高电平有效②异步置9端S91、S92

高电平有效两个时钟：CP1、CP2下降沿有效<>目录退出总目录第4页/共42页74LS90构成十进制计数器的两种接法：8421BCD码接法5421BCD码接法两种接法的态序表<>目录退出总目录第5页/共42页同步集成计数器74161逻辑图逻辑符号<>目录退出总目录第6页/共42页74161功能表：74161

控制端：①异步清0端

Cr

低电平有效

②同步预置端

LD

低电平有效

③计数允许控制端P、T

高电平有效

计数脉冲输入端：CP

上升沿有效<>目录退出总目录第7页/共42页74161时序图<>目录退出总目录第8页/共42页十进制可逆集成计数器74LS192逻辑符号功能表特点：

①双时钟输入CP+、CP-，上升沿有效。

②异步清0端Cr，

高电平有效。

③异步预置控制端LD，低电平有效。

④进位输出OC、借位输出OB分开。<>目录退出总目录第9页/共42页二进制可逆集成计数器74LS169逻辑符号功能表特点：①加减控制型可逆计数器。②同步预置控制端LD，低电平有效。③无清0端，清0靠预置。④进位和借位都为OC。⑤计数允许端P、T，低电平有效。⑥CP上升沿有效。<>目录退出总目录第10页/共42页74LS169时序工作波形图<>目录退出总目录第11页/共42页集成计数器的级联

⒈异步级联

用前一级计数器的输出作为后一级计数器的时钟信号。

将多片集成计数器进行级联可以扩大计数范围。74LS90按异步级联方式组成的100进制计数器例：<>目录退出总目录第12页/共42页

⒉同步级联

外加时钟信号同时接到各片的时钟输入端，用前一级的进位（借位）输出信号作为下级的工作状态控制信号。

①利用T端串行级联。

②利用P、T双重控制。例：74161的两种同步级联方式<>目录退出总目录第13页/共42页任意模值计数器集成计数器可以加适当反馈电路后句成任意模值计数器。⒈反馈清0法｛①异步清0②同步清0⒉反馈置数法<>目录退出总目录第14页/共42页例：用74LS90实现模7计数器①异步清0法<>目录退出总目录第15页/共42页清0法8421BCD码态序表清0法5421BCD码态序表特点：

㈠

计数范围是0～6，计到7时异步清0。㈡8421BCD码

R01R02=QCQBQA

㈢5421BCD码

R01R02=QCQA过渡态<>M=7目录退出总目录第16页/共42页②反馈置9法M=7过渡态其中：8421BCD码S91S92=QCQB5421BCD码S91S92=QAQB<>目录退出总目录第17页/共42页例：用74161实现模7计数器过渡态LD=0异步清0同步置0<>目录退出总目录第18页/共42页LD=0LD=0OC置数法中间任意M个状态计数<>目录退出总目录第19页/共42页例：用74LS90实现模54计数器解：因M=54，因此用两片74LS90实现。①

大模分解法。②

整体清0法。M=6×9整体清0法<>目录退出总目录第20页/共42页例：用74161实现模60计数器

因一片74161最大计数值为16，故实现模60计数器必须用两片74161。①大模分解法。②整体置0法。③Oc整体置数法。大模分解法<>目录退出总目录第21页/共42页整体置0法

Oc整体置数法<>目录退出总目录第22页/共42页预置输入数的设置方法如下表所示加计数减计数异步预置预=N-M-1预=M同步预置预=N-M预=M-1表中N为最大计数值目录<>总目录退出第23页/共42页

例：对于图示可编程分配器，求出M=100和M=200时的预置值；若I7～

I0=01101000，求M值。解：该电路为同步置数加法计数器，N=256。预置值=N－M=[M]。①当M=（100）=（01100100）时，预置值=[M]=10011100；当M=（200）=（11001000）时，预置值=[M]=00111000。②当I7～I0=01101000时，M=[预]，M=[01101000]=152。补101022补补补补<>目录退出总目录第24页/共42页集成寄存器<>目录退出总目录第25页/共42页集成移位寄存器四位双向移位寄存器74LS194逻辑图<>目录退出总目录第26页/共42页四位双向移位寄存器74LS194逻辑符号时序图><目录退出总目录第27页/共42页741LS194功能表D0～D3：并行数码输入端。Cr：

异步清0端，低电平有效。SR、SL：右移、左移串行数码输入端。S1、S0：工作方式控制端。S1S0=11并行置数S1S0=01右移S1S0=10左移S1S0=00保持原态<>目录退出总目录第28页/共42页典型移位计数器㈠有自启动特性的环型计数器特点：①每个时钟周期只有一个输出端为1（或0）。

②不需译码电路。

③具有自启动特性，消除了无效循环。<>目录退出总目录第29页/共42页㈡扭环计数器（循环码或约翰逊计数器）特点：①反馈逻辑方程为D1=Qn。②状态按循环码规律变化，无竟争、冒险，且译码简单。③有无效循环，不能自启动。<>目录退出总目录第30页/共42页序列信号发生器的设计⒈反馈移位型序列信号发生器⒉计数型序列码发生器①根据序列信号长度M，确定移存器位数n。②确定移存器的M个独立状态。③根据M个状态列出移存器的态序表和反馈函数表，求出反馈函数F。④检查自启动性能。⑤画逻辑图。①根据序列信号长度M，设计模M计数器，状态自定。②按计数器的状态转移关系和序列码的要求设计组合输出网络。<>目录退出总目录第31页/共42页例：设计一个产生100111序列的反馈移位型序列信号发生器。解：①确定移存器位数n，因M=6，故n≥3。②确定移存器的6个独立状态。

100、001、011、111、111、110③列移存器的态序表和反馈函数表，求出反馈函数F。

F（SL）=Q0+Q2=Q0Q2④检查自启动性能。

F=Q2+Q0Q3⑤画逻辑电路。反馈函数表<>目录退出总目录第32页/共42页F的K图和移存器状态图<>目录退出总目录第33页/共42页修正后的F的K图和移存器状态图<>目录退出总目录第34页/共42页反馈网络采用SSI门反馈网络采用MSI器件逻辑电路<>目录退出总目录第35页/共42页例：设计一个能同时产生两组序列码的双序列码发器，要求两组代码分别是：Z1－110101，Z2－010110。解：⑴用74LS194设计一个能自启动的模6扭环计树器。⑵列出组合输出电路的真值表。模6计树器真值表<>目录退出总目录第36页/共42页⑶用一片3-8译码器和与非门实现组合输出网络。⑷画出逻辑电路。逻辑电路<>目录退出总目录第37页/共42页以MSI为核心的同步时序电路的分析与设计例：分析同步时序电路。解：该电路为Moore型。⑴写激励方程。

Cr=1，PT=1，LD=QB，

DCBA=QDQC10⑵列状态迁移表，画状态图。

⑶分析功能。该电路是模12计数器，若从输出，则可以得到12分频对称方波。<>目录退出总目录第38页/共42页例：分析电路。解：该电路是由74LS194和8选1数选器组成的Moore型同步时序电路，X为外部输入，Z为外输出。①写激励方程和输出方程。

S1S0=10，

D0D1D2D3=1111，

SL=Y=（Q1Q2Q