第2章 组合逻辑电路

掌握半导体二极管、三极管和场效应管的开关特性理解TTL电路和CMOS电路的特点、工作原理及使用方法掌握利用二进制译码器和数据选择器进行逻辑设计的方法理解加法器、编码器、译码器等中规模集成电路的工作原理和逻辑功能了解加法器、编码器、译码器等中规模集成电路的使用方法掌握组合逻辑电路的分析方法与设计方法

第2章组合逻辑电路本章要求2.1集成逻辑门门电路：用以实现基本逻辑运算和复合逻辑运算的单元电路。集成门电路分立元件门电路门电路按制造工艺按集成度双极型单极型小规模(SSI)中规模(MSI)大规模(LSI)超大规模(VLSI)2)门电路的分类3）在数字电路中，分别用高、低电平来表示二值逻辑中的1和0。

图1图2若无特殊说明，均采用正逻辑。4）获得高、低电平的基本原理（如图1所示）。5）正、负逻辑（如图2所示）2.2.1双极型逻辑门电路常见的双极型集成电路可分为以下几类：（1）TTL电路（Transistor－TransistorLogic）。TTL电路的输入端与输出端均采用三极管结构，故得名三极管－三极管逻辑电路，简称TTL电路。TTL电路是双极型集成数字电路中应用非常广泛的一种。（2）ECL电路（EmitterCoupledLogic）。ECL电路即射极耦合逻辑电路。该类电路是由三极管组成的发射极输出耦合电路。（3）HTL电路（HighThresholdLogic）。HTL电路即高阈值逻辑电路。（4）I2L电路（IntegrationInjectionLogic）。I2L电路即集成注入逻辑电路。特点是电路结构简单，有利于高度集成，但抗干扰能力差，开关速度较慢。一、半导体二极管的开关特性1.二极管的符号正极-P极负极-N极2.二极管的伏安特性600400200–0.1–0.200.40.7–50–100二极管/硅管的伏安特性V/VI/mA正向特性死区电压反向特性反向击穿特性二极管（PN结）的单向导电性：PN结外加正偏电压（P端接电源正极，N端接电源负极）时，形成较大的正向电流，PN结呈现较小的正向电阻；外加反偏电压时，反向电流很小，PN结呈现很大的反向电阻。2.二极管的伏安特性-二极管的单向导电性3.二极管等效电路图二极管伏安特性的几种等效电路导通电压VON硅管取0.7V锗管取0.2V结论：只有当外加正向电压（P极电压大于N极电压）大于VON时，二极管才导通。二极管导通后具有电压箝位作用。4.二极管的动态特性在动态情况下，亦即加到二极管两端的电压突然反向时，电流的变化过程如图所示。Tre为反向恢复时间，是反向电流衰减到峰值的1/10所经过的时间。tre数值很小，约几纳秒。Tre因为半导体二极管具有单向导电性，即外加正向电压时导通，外加反向电压时截止，所以它相当于一个受外加电压极性控制的开关。5.半导体二极管的开关特性VCC=5V当vI为高电平（取VCC）时，VD截止，vO为高电平。5.半导体二极管的开关特性当vI为低电平（取0V）时，VD导通，vO=0.7V，为低电平。1.二极管的与门二、分立元件逻辑门电路1.1电路组成1.2工作原理1）当uA=uB=0V，D1和D2都导通，所以:uO=0.7V4）当uA=uB=3V，D1和D2都导通，所以:uO=3.7V3）当uA=3V，uB=0V，D1截止，D2导通所以:uO=0.7V2）当uA=0V，uB=3V，D1导通，D2截止所以:uO=0.7V1.3逻辑关系uAuBuOABY0V0V0.7V0000V3V0.7V0103V0V0.7V1003V3V3.7V111所以：2.二极管的或门2.1电路组成2.2工作原理1）当uA=uB=0V，D1和D2都导通，所以:uO=-0.7V4）当uA=uB=3V，D1和D2都导通，所以:uO=2.3V3）当uA=3V，uB=0V，D1导通，D2截止所以:uO=2.3V2）当uA=0V，uB=3V，D1截止，D2导通所以:uO=2.3V2.3逻辑关系uAuBuOABY0V0V-0.7V0000V3V2.3V0113V0V2.3V1013V3V2.3V111所以：1.双极型三极管的结构(a)NPN型(b)PNP型三、TTL（Transistor-Transistor-Logic)集成门电路2.双极型三极管的输入特性和输出特性输入特性:输出特性:VI<VON

时，三极管截止，输出为高电平，即VI>VON

时，三极管导通，此时有：深度饱和状态，输出为低电平，此时有：基极电流：(1)输出电压：(2)输出电压：(3)饱和基极电流：(4)总之，三极管的c-e间相当于一个受VI控制的开关。+VCCVIRBRCVOT三极管输出特性上的三个工作区截止区：发射结反偏，集电结反偏放大区：发射结正偏，集电结反偏饱和区：发射结正偏，集电结正偏。iC/mAuCE/V0放大区iB=0µA20µA40µA截止区饱和区60µA80µA3.双极型三极管的开关电路用NPN型三极管取代下图中的开关S，就得到了三极管开关电路。当vI为低电平时，三极管工作在截止状态（截止区），输出高电平vOVCC。当vI为高电平时，三极管工作在饱和导通状态（饱和区），输出低电平vO0V（VCES）。3.双极型三极管的开关电路三极管相当一个受vI控制的开关4.双极型三极管的开关等效电路截止状态饱和导通状态5.双极型三极管的动态开关特性在动态情况下，亦即三极管在截止与饱和导通两种状态间迅速转换时，三极管内部电荷的建立和消散都需要一定的时间，因而集电极电流ic的变化将滞后于输入电压vI的变化，在接成三极管开关电路以后，开关电路的输出电压vo的变化也必然滞后于输入电压vI的变化。这种滞后现象是由于三极管的b-e间、c-e间都存在结电容效应的原因。6三极管的非门（1）电路组成（2）工作原理1）当uA=0V，三极管截止，所以：uO=5V2）当uA=3V，三极管饱和导通，所以：uO=0.3V（3）逻辑关系uAuOAY0V5V013V0.3V10所以：7.二极管－晶体管门电路将二极管与门的输出与三极管非门的输入连接，便构成了二极管－三极管与非门电路。（1）与非门电路（2）或非门电路将二极管或门的输出与三极管非门的输入连接，便构成了二极管－三极管或非门电路。8.几种常用的TTL门电路（1）与非门图TTL与非门电路多发射极三极管电路DD工作原理输入均为高电平“1”1V输入全高“1”,输出为低“0”DT2、T3截止输入有低“0”，输出为高“1”VY5-0.7-0.7=3.6V输入端有任一低电平“0”(0.2V)图TTL与非门74LS00和74LS20的引脚图4输入2与非门74LS202输入4与非门74LS00常用的芯片（2）或非门1R2R3R5R1T2T3T4TABY图TTL或非门电路CCV+5T6T4RD图

TTL或非门74LS02的引脚图常用的芯片（3）三态输出门电路（TS门）三态输出门是在普通门电路的基础上附加控制电路而构成的。表2.1高电平有效的三态非门真值表输入输出ENAY0×1011高阻态103R1T2T3TAENY4T1R2R4RCCV+1D2D(a)控制端高电平有效11AENYEN用“▽”表示输出为三态。高电平有效图三态非门电路及逻辑符号3R1T2T3TAENY4T1R2R4RCCV+1D2D(b)控制端低电平有效11AENYEN低电平有效1图三态非门74LS125和74LS126的引脚图三态非门的常用芯片：(1)用三态门结成总线结构(2)用三态门实现数据的双向传输三态门的典型应用：图推拉式输出级并联的情况01很大的电流不高不低的电平：1/0?为何要采用集电极开路门呢？推拉式输出电路结构存在局限性。首先，输出端不能并联使用。若两个门的输出一高一低，当两个门的输出端并联以后，必然有很大的电流同时流过这两个门的输出级，而且电流的数值远远超过正常的工作电流，可能使门电路损坏。而且，输出端也呈现不高不低的电平，不能实现应有的逻辑功能。

（4）集电极开路的门电路（OC门）其次，在采用推拉式输出级的门电路中，电源一经确定（通常规定为5V），输出的高电平也就固定了（不可能高于电源电压5V），因而无法满足对不同输出高电平的需要。集电极开路门（简称OC门）就是为克服以上局限性而设计的一种TTL门电路。

(1)电路结构：输出级是集电极开路的。a．集电极开路门的电路结构(2)逻辑符号：用“

”表示集电极开路。图集电极开路的TTL与非门（a）电路（b）逻辑符号集电极开路(3)工作原理：当VT3饱和，输出低电平UOL＝0.2V；当VT3截止，由外接电源E通过外接上拉电阻提供高电平UOH＝E。

因此，OC门电路必须外接电源和负载电阻，才能提供高电平输出信号。(1)OC门的输出端并联，实现线与功能。RL为外接负载电阻。图OC门的输出端并联实现线与功能

Y1Y2Y000010100111Y1=ABY2=CDb.OC门的应用举例图2-21用OC门实现电平转换的电路

（2）用OC门实现电平转换2.1.2CMOS逻辑门电路常见的MOS型数字集成电路可分为以下几类：（1）PMOS电路。特点是全部由P沟道MOS管组成，工作速度较低，使用负电源，因而使用不方便。（2）NMOS电路。特点是全部由N沟道MOS管组成，工作速度较高，功耗较大，输出阻抗高。（3）CMOS电路。由N沟道和P沟道MOS管共同组成。特点是输入阻抗高，输出阻抗低，功耗小，驱动能力强，集成度高，工作速度较低，应用较广泛。（4）HCMOS电路。高密度CMOS电路，是当今集成电路的主要生产工艺，电路的基本特性与CMOS电路基本相同。特点是集成度高，功耗低，速度快。1.MOS管的开关特性MOS管的结构和符号:VDS>0且VGS=0时，iD=0。VDS>0且VGS>VGS(th)

时，。（其中VGS(th)

为MOS管的开启电压）N型反型层（即D-S间的导电沟道）的形成。VGS对iD

的控制。N沟道增强型场效应管。D：漏极（drain）G：栅极（gate）B：半导体衬底S：源极(source)MOS管的输出特性：VGS<VGS(th)时，截止区，此时，。VGS>VGS(th)时，有两个区域：可变电阻区，恒流区，（其中IDS是VGS=2VGS(th)

时iD的值）可变电阻区恒流区截止区MOS管的基本开关电路：VI=VGS<VGS(th)时，MOS管截止，只要RD<<ROFF，则，D-S间类似开关断开。VI=VGS>>VGS(th)时，,只要RD>>RON，则，D-S间类似开关闭合。(1)CMOS非门（反相器）电路结构：（a）结构示意图（b）电路图CMOS非门（反相器）工作原理：令图中T1和T2的开启电压分别为VGS(th)P和VGS(th)N，同时令，则a、当时，有T1导通T2截止b、当时，有T1截止T2导通结论1：输出与输入之间的关系为逻辑非。结论2：电路中两管子交替导通，故称互补对称式MOS电路，即CMOS电路。结论3：CMOS反相器的功耗很小。CMOS非门（反相器）的电压传输特性：结论：CMOS反相器转折区的变化率大，所以更接近于理想开关。图2.16TC74HC04的引脚图（2）CMOS与非门和或非门图2.17CMOS与非门电路图2.18CMOS或非门电路（3）CMOS传输门CMOS传输门是一种传输信号的可控开关电路。图2.21CMOS传输门电路结构及符号利用CMOS传输门和非门可构成模拟开关，如图2.22所示。图2.22由CMOS传输门构成模拟开关2.1.3各类逻辑门的性能比较1.各类逻辑门的分类

按制造工艺HTL电路ECL电路I2L电路双极型TTL电路54/74系列54H/74H系列54S/74S系列54LS/74LS系列54AS/74AS系列54ALS/74ALS系列单极型PMOS电路NMOS电路HCMOS电路CMOS电路4000系列54HC/74HC系列54HCT/74HCT系列图各类逻辑门的分类通用系列高速系列肖特基系列低功耗肖特基系列先进的肖特基系列先进的低功耗肖特基系列高速COMS逻辑门系列(TTL兼容)高速COMS逻辑门系列基本COMS逻辑门系列2.各类逻辑门的主要参数

不论是双极型门电路还是单极型门电路，都包含以下几个主要参数。⑴VCC：工作电源电压，单位为伏特。⑵VIH(min)：高电平输入电压最小值，单位为伏特。⑶VIL(max)：低电平输入电压最大值，单位为伏特。⑷VOH(min)：高电平输出电压最小值，单位为伏特。⑸VOL(max)：低电平输出电压最大值，单位为伏特。⑹IIH(max)：高电平输入电流最大值，单位为微安。⑺IIL(max)：低电平输入电流最大值，单位为毫安。⑻IOH(max)：高电平输出电流最大值，单位为毫安。⑼IOL(max)：低电平输出电流最大值，单位为毫安。⑽tpd：每级门电路的传输延迟时间，单位为纳秒。⑾PD：每个门电路的功耗，单位为毫瓦。⑿VNH：输入高电平噪声容限，=VOH(min)-VIH(min)。⒀VNL：输入低电平噪声容限，=VIL(max)-VOL(max)。⒁NO：扇出系数。3.各种系列门电路的性能比较表2.1CMOS与TTL各种系列门电路的性能比较

系列参数TTLCMOS7474LS74AS74ALS400074HC74HCTVCC/V5555555VIH(min)/V2.02.02.02.03.53.52VIL(max)/V0.80.80.80.81.51.00.8VOH(min)/V2.42.72.72.74.64.44.4VOL(max)/V0.40.50.50.50.050.10.1IIH(max)/µA4020200200.10.10.1IIL(max)/mA-1.6-0.4-2.0-0.2-0.1×10－3-0.1×10－3-0.1×10－3IOH(max)/mA-0.4-0.4-2-0.4-0.51-4-4IOL(max)/mA1682080.5144tpd/ns10101.54451013PD/mw1022015×10－31×10－31×10－3若优先考虑功耗，但对速度要求不高，可选用CMOS

电路；若对速度要求很高，则可以选用ECL电路；若无特殊要求，则选用TTL电路。门电路选用原则一般不允许多余输入端悬空（相当于高电平），否则会引入干扰信号。对与逻辑门电路(与门及与非门)，应将多余端经电阻（1~3K)或直接接正电源。(2)对或逻辑门电路(或门及或非门)，应将多余端接地。(3)如果前级有足够的驱动能力，也可将多余端与信号输入端联在一起。门电路多余输入端的处理2.2常用的组合逻辑模块是指具有某种逻辑功能的中规模集成组合逻辑电路芯片。常用的有加法器、编码器、译码器、多路选择器、多路分配器和数字比较器等。

一位加法器半加器

全加器多位加法器串行进位加法器超前进位加法器一、加法器（实现二进制加法运算的电路）1.半加器（HalfAdder）两个1位二进制数相加不考虑低位进位。0001101100101001真值表函数式Ai+Bi=Si

(和)Ci(进位)逻辑图曾用符号国标符号半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函数式2.全加器（FullAdder）两个1位二进制数相加，考虑低位进位。Ai+Bi

+Ci-1(低位进位)

=Si

(和)

Ci

(向高位进位)1011---A1110---B+---低位进位100101111真值表标准与或式ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位进位←0卡诺图全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci圈

“0

”最简与或式圈

“1

”逻辑图(a)用与门、或门和非门实现曾用符号国标符号ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥1(b)用与或非门和非门实现&≥1&≥1111CiSiAiBiCi-13.集成全加器TTL：74LS183CMOS：C661双全加器1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1COn+1在电路上如何实现两个四位二进制数相加？

A3A2A1A0+B3B2B1B04.多位加法器（Adder）4.14位串行进位加法器特点：电路简单，连接方便速度低=4tpdtpd

—1位全加器的平均传输延迟时间C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI4.2超前进位加法器4位超前进位加法器74LS283和串行进位加法器的比较令则当A、B中的第i位相加时，其进位输出Ci与和Si的表达式分别是？4位超前进位加法器74LS283的引脚图：进位输入是由专门的“进位逻辑门”来提供超前进位加法器使每位的进位直接由加数和被加数产生，而无需等待低位的进位信号该门综合所有低位的加数、被加数及最低位进位输入运算速度快，但电路结构复杂。超前进位加法器的特点：4.3加法器的应用例1用两片74LS283构成一个8位二进制数加法器在片内是超前进位，而片与片之间是串行进位。例2用74LS283构成8421BCD码转换为余3码的码制转换电路8421码余3码000000010010001101000101+0011+0011+00118421码输入余3码输出1100CO

B1

B0

B3

B2

A1

A0

A3

A2

S3

74283

S2

S1

S0

C–1

CO

0

3集成数值比较器74LS85的功能4数值比较器的位数扩展1一位比较器2多位比较器定义：能够比较两个二进制数大小的逻辑电路称为比较器(数值比较器)。二、数值比较器（DigitalComparator）1、1位数值比较器00011011010001100010真值表函数式逻辑图—用与非门和非门实现AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi1位比较器AiBiAi&1&1&BiMiGiLi

先从高位比起，高位不等时，即可区别数值的大小

当高位相等，再比较低位数，比较结果由低位决定2、多位数值比较器的设计原则74LS8574LS85的引脚图74LS85比较器不仅能完成两个4位二进制数的大小比较，还能扩展为更多位数的数值比较。74LS85的示意框图3、集成4位数值比较器74LS8574LS85功能表用两片7485组成8位数值比较器（串联扩展方式）低位片高位片低四位高四位输出4、集成数值比较器的位数扩展高位不等时，结果由片（2）决定，与片（1）无关；高位相等时，结果由片（1）决定，若片（1）结果为A>B，则其输出端A>B的值为1，即片（2）的级联端a>b的值为1，故总结果为1。其他两种情况同上述分析。（2）（1）B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12输出用74LS85组成16位数值比较器（并联扩展方式）

编码：用二值代码对事物进行编号。目的是为了便于运算或处理、易于保密或识别等。编码器的逻辑功能：把输入的高、低电平编成二进制代码。编码器的结构特点：输入m位代码，输出n位二进制代码。

m≤2n

编码器的分类：按编码方式二进制编码器二-十进制编码器按信号是否互斥普通编码器优先编码器三、编码器（Encoder）一）普通编码器

定义：任何时刻只允许输入一个有效编码请求信号，否则输出将发生混乱。(输入有约束。)普通编码器的方框图输入：八个信号（对象）

I0~I7

（二值量）输出：三位二进制代码

Y2Y1Y0称8/3线编码器

I0

I1I2

I3I4

I5

I6

I7Y2Y1Y0１０００００００００００１００００００００１００１００００００１００００１０００００１１００００１０００１０００００００１００１０１００００００１０１１００００００００１１１１编码器输入输出的对应关系设输入信号为1表示对该输入进行编码。任何时刻只允许输入一个编码请求表达式、电路图？其它输入取值组合不允许出现，为无关项。3位二进制编码器的真值表逻辑表达式：(利用无关项化简)二）优先编码器优先编码器：允许同时在n个输入端有多个输入信号有效，编码器只对同时输入的多个信号中优先权最高的一个进行编码。设I7的优先级别最高，I6次之，依此类推，I0最低。3位二进制优先编码器的真值表逻辑表达式：例：8/3线优先编码器74LS1488/3线优先编码器74LS148的引脚图：74LS148的逻辑功能描述：(1)编码输入端：逻辑符号输入端上面均有“—”号，这表示编码输入低电平有效。I0~I7低电平有效优先权最高(2)编码输出端：从功能表可以看出，74LS148编码器的编码输出是反码。Y2、Y1、Y01（3）选通输入端：只有在=0时，编码器才处于工作状态；而在=1时，编码器处于禁止状态，所有输出端均被封锁为高电平。SS禁止状态工作状态电路工作，但无编码输入电路工作，且有编码输入（4）选通输出端YS和扩展输出端YEX：为扩展编码器功能而设置。例试用两片74LS148接成16线-4线优先编码器，将16个低电平输入信号编为0000~1111共16个4位二进制代码。其中A15的优先权最高，A0的优先权最低。G0Z0&G1Z1&G2Z2&G3Z3174LS148(2)…………74LS148(1)…………把I0～I9的十个状态分别编码成十个BCD码。其中I9的优先权最高，I0的优先权最低。三）二-十进制优先编码器74LS147的引脚图：NC二－十进制（BCD）优先编码器74LS147输入：逻辑0(低电平）有效输出：反码输出注意：74LS147的功能表逻辑功能：将每个输入的二进制代码对应的输出为高、低电平信号。译码是编码的反操作。译码器分类：

二进制译码器（binarydecoder）

二-十进制译码器（binary-codeddecimaldecoder）

显示译码器（displaydecoder）

四、译码器（Decoder）一）二进制译码器（最小项译码器）3位二进制译码器的框图真值表输入输出A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7

00010000000001010000000100010000001100010000100000010001010000010011000000010111000000013位二进制译码器的真值表输入：一组二进制代码输出：一组与输入代码一一对应的高、低电平信号。集成3线–8线译码器

--74LS138引脚排列图功能示意图输入选通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7表74LS138功能表当S1、、中的任何一个无效时，74LS138所有的输出都被封锁在高电平状态，不进行译码。74LS138框图及其各输出函数表达式如下：最小项译码器二）二–十进制译码器(4线-10线译码器)逻辑功能：将输入的8421BCD码译成10个独立的输出高、低电平信号。二–十进制译码器74LS42的逻辑图：74LS42的逻辑式和真值表三）显示译码器1、七段字符显示器（或七段数码管）半导体数码管（LED）液晶显示器(LCD)(1)半导体数码管七段LED数码管的外形图及两种接法：CommonKathion

CommonAnode(2)液晶显示器（a）未加电场时（b）加电场以后（c）符号(3)半导体数码管与液晶显示器的比较类型半导体数码管液晶显示器工作电压1.6~1.8V/段(红色)<1V2.2~2.4V/段(绿色)功耗1~2µW/段(红色)<1µW/cm21.5~8µW/段(绿色)亮度较高较差响应速度<0.1µs10~200ms用途广泛电子表、仪表、便携仪器等2、BCD–七段显示译码器

BCD–七段显示译码器的真值表（P55）。D、C、B、A：BCD码输入信号a～f：译码输出，与数码管的a~f对接74LS48:灯测试端，低电平有效。当时，数码管七段全部点亮，用于测试数码管的好坏。:动态灭零输入端，低电平有效。:灭灯输入/灭零输出端。（1）在存储器中的应用用作地址译码器或指令译码器，译码器输入地址码，输出为存储单元地址。如n位地址线可寻址2n个单元。

四、译码器的应用

（2）扩展应用在需进行大容量译码时，可将芯片进行扩展。【例1】试用两片74LS138组成4线－16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。图用两片74LS138接成的4线－16线译码器（3）实现逻辑函数由于n变量二进制译码器可以提供变量的个最小项非的输出，而任何逻辑函数均可化为最小项之和的标准形式，所以利用二进制译码器和一些必要的逻辑门可以实现逻辑函数。

【例2】

：试用74LS138和与非门构成一位全加器。【例2】

：试用74LS138和与非门构成一位全加器。解:全加器的最小项表达式应为Si=Ci

=注：实现多变量译码输入的逻辑函数时，可以先扩展再按上述方法实现。【例3】试利用3线–8线译码器74LS138设计一个多输出的组合逻辑电路。输出的逻辑函数式为A0A1A0A1一)数据选择器的工作原理逻辑功能：在数字信号的传输过程中，将某一个数据从一组数据中选择出来，并送到输出端。可见，输出Y取决于选择变量A1A0的不同组合。当A1A0=00时，Y=D0；当A1A0=01时，Y=D1；当A1A0=10时，Y=D2；当A1A0=11时，Y=D3。五、数据选择器图74LS153和74LS151的引脚图0A1A9(a)74LS153(a)74LS1531236457816101514131211GNDS1S2CCV31D21D11D01D32D22D12D02DY1Y20A1A9(b)74LS151(b)74LS1511236457816101514131211GNDSCCV3D2D1D0D7D6D5D4DYY2A双4选1数据选择器8选1数据选择器典型芯片的引脚图74LS153的逻辑图二)用数据选择器实现组合逻辑函数

由于数据选择器在输入数据全部为1时，输出为地址输入变量全体最小项的和。例如4选1数据选择器的输出Y=m0D0+m1D1+m2D2+m3D3当D0=D1=D2=D3=1时，Y=m0+m1+m2+m3。当D0~D3为0、1的不同组合时，Y可输出不同的最小项表达式。而任何一个逻辑函数都可表示成最小项表达式，因此用数据选择器可实现任何组合逻辑函数。4选1数据选择器逻辑式8选1数据选择器逻辑式当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接将逻辑函数输入变量有序地接数据选择器的地址输入端。例分别用8选1数据选择器74LS151和双4选1数据选择器74LS153实现三人表决电路。

图2.47用74LS153实现