数字电路课程设计

数字电路课程设计14360327（14电子信息工程三班）陈傲

一、设计目的（任务）1、设计一个以数字形式显示的数字时钟；具体要求：

（1）数字式秒表实现简单的计时与显示，按下启动键开始清零计时，按下停止键，计时停止。并具有暂停功能。（2）具有“时”（00---23）“分”（00—59）、“秒”00—59）的数字时钟）2、熟悉数字电路设计的方法；3、掌握焊接技术，熟悉芯片的使用。4、有闹钟功能并且可以控制彩灯连动。LOREMIPSUMDOLOR二、设计原理时钟设计电路以555多谐振荡电路作为输入的计数脉冲，先用74LS290（1）十进制计数器计数形成秒的个位，再把74LS90的进位信号送入74LS92六进制计数器形成秒的十位，再把74LS92的进位信号送入74LS290（2）十进制计数器计数形成分的个位，再把74LS90的进位信号送入74LS92六进制计数器形成分的十位，再把74LS92的进位信号送入74LS290（2）十进制计数器计数形成时位，然后将计数器的输出与74LS47的输入相连，完成译码功能。将译码器输出接到七段译码管进行数据显示。555多谐振荡器

TC1C2+--+(4)RS&5k

5k

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&&1RDVCC(8)G(1)(2)(5)(6)(7)R1R2555芯片引脚图及引脚描述555的8脚是集成电路工作电压输入端，电压为5～18V，以UCC表示；从分压器上看出，上比较器6脚A1的５脚接在R1和R2之间，所以5脚的电压固定在2UCC/3上；下比较器A2接在R2与R3之间，A2的同相输入端电位被固定在UCC/3上。NE555管脚功能介绍：1脚为地。2脚为触发输入端；3脚为输出端，输出的电平状态受触发器控制，而触发器受上比较器6脚和下比较器2脚的控制。当触发器接受上比较器A1从R脚输入的高电平时，触发器被置于复位状态，3脚输出低电平；2脚和6脚是互补的，2脚只对低电平起作用，高电平对它不起作用，即电压小于1Ucc/3，此时3脚输出高电平。6脚为阈值端，只对高电平起作用，低电平对它不起作用，即输入电压大于2Ucc/3，称高触发端，3脚输出低电平，但有一个先决条件，即2脚电位必须大于1Ucc/3时才有效。3脚在高电位接近电源电压Ucc，输出电流最大可打200mA。4脚是复位端，当4脚电位小于0.4V时，不管2、6脚状态如何，输出端3脚都输出低电平。5脚是控制端。7脚称放电端，与3脚输出同步，输出电平一致，但7脚并不输出电流，所以3脚称为实高（或低）、7脚称为虚高。1555集成电路的框图及工作原理555集成电路开始是作定时器应用的，所以叫做555定时器或555时基电路。但后来经过开发，它除了作定时延时控制外，还可用于调光、调温、调压、调速等多种控制及计量检测。此外，还可以组成脉冲振荡、单稳、双稳和脉冲调制电路，用于交流信号源、电源变换、频率变换、脉冲调制等。由于它工作可靠、使用方便、价格低廉，目前被广泛用于各种电子产品中，555集成电路内部有几十个元器件，有分压器、比较器、基本R-S触发器、放电管以及缓冲器等，电路比较复杂，是模拟电路和数字电路的混合体，555工作原理接通电源后，未加负脉冲，而C充电，Vc上升，当Vc=2Vcc/3时，RS电路输出为低电平，放电管T导通，Vc快速放电，使Vc=0。这样，在加负脉冲前，输出为低电平，即Vo=0，这是电路的稳态。在t=t0时刻Vi负跳变（Vi端电平小于Vcc/3），而Vc=0（TH端电平小于2Vcc/3），所以输出Vo翻为高电平，T截止，VC充电。按指数规律上升。t=t1时，负脉冲消失。t=t2时Vc上升到2Vcc/3（此时TH端电平大于2Vcc/3，TR端电平大于Vcc/3），Vo又自动翻为低电平。[3]在tw这段时间电路处于暂稳态。t>t2，T导通，C快速放电，电路又恢复到稳态。由分析可得：输出正脉冲宽度tW=1.1RC555定时器的功能主要由两个比较器决定。两个比较器的输出电压控制RS触发器和放电管的状态。在电源与地之间加上电压，当5脚悬空时，则电压比较器C1的同相输入端的电压为2VCC/3，C2的反相输入端的电压为VCC/3。若触发输入端TR的电压小于VCC/3，则比较器C2的输出为0，可使RS触发器置1，使输出端OUT=1。如果阈值输入端TH的电压大于2VCC/3，同时TR端的电压大于VCC/3，则C1的输出为0，C2的输出为1，可将RS触发器置0，使输出为低电平。555定时器功能表555定时器555产生矩形脉冲：（高电平）电源vcc通过R1.R2给电容C充电，当电容C充电大于三分之二VCC时，7脚输出高电平，从而使电容放电（电容C通过7脚对地放电），当放电小于三分之一VCC时，电源再次给电容充电，循环T（冲）=（R1+R2）*CT（放）=R2*C触发器接受上比较器A1从R脚输入的高电平时，触发器被置于复位状态，3脚输出低电平；2脚和6脚是互补的，2脚只对低电平起作用，高电平对它不起作用，即电压小于1Ucc/3，此时3脚输出高电平。6脚为阈值端，只对高电平起作用，低电平对它不起作用，即输入电压大于2Ucc/3，称高触发端，3脚输出低电平，但有一个先决条件，即2脚电位必须大于1Ucc/3时才有效。3脚在高电位接近电源电压Ucc，输出电流最大可打200mA。4脚是复位端，当4脚电位小于0.4V时，不管2、6脚状态如何，输出端3脚都输出低电平。5脚是控制端。7脚称放电端，与3脚输出同步，输出电平一致，但7脚并不输出电流，所以3脚称为实高（或低）、7脚称为虚高。集成单稳态触发器74LS12374ls123

芯片资料74ls9274ls92功能表逻辑图LOREMIPSUMDOLORLOREM通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。其具体功能详述如下：

(1)计数脉冲从CP1输入，QA作为输出端，为二进制计数器。

(2)计数脉冲从CP2输入，QDQCQB作为输出端，为异步五进制加法计数器。

(3)若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端，

则构成异步8421码十进制加法计数器。

(4)若将CP1与QD相连，计数脉冲由CP2输入，QA、QD、QC、QB作为输出端，

则构成异步5421码十进制加法计数器

通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。其具体功能详述如下：

(1)计数脉冲从CP1输入，QA作为输出端，为二进制计数器。

(2)计数脉冲从CP2输入，QDQCQB作为输出端，为异步五进制加法计数器。

(3)若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端，

则构成异步8421码十进制加法计数器。

(4)若将CP1与QD相连，计数脉冲由CP2输入，QA、QD、QC、QB作为输出端，

则构成异步5421码十进制加法计数器。

(5)清零、置9功能。

a)

异步清零

当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QDQCQBQA＝0000。

b)

置9功能

当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QDQCQBQA＝1001。

74ls47译码器74ls47真值表74ls4774ls194Loremipsumdolorsitamet,consecteturadipisicingelit,seddoeiusmodtemporincididuntutlaboreetdolore