第三章 存储系统练习题(答案)

3.3练习题一、选择题1、存储字长是指(B)。A.存放在一个存储单元中的二进制代码组合；B.存放在一个存储单元中的二进制代码个数；C.存储单元的个数。编辑课件2、存储单元是指(B)。A.存放一个字节的所有存储元的集合；B.存放一个机器字的所有存储元的集合；C.存放一个二进制信息位的存储元的集合。3、和外存储器相比，内存的特点是(A)。A.容量小、速度快、成本高；B.容量小、速度快、成本低；C.容量大、速度快、成本高；D.容量大、速度快、成本低。编辑课件4、计算机的存储器采用分级存储体系（多级结构）的主要目的是(D)。A.便于读/写数据；B.减小机箱的体积；C.便于系统升级；D.解决存储容量、价格和存取速度之间的矛盾。5、某SRAM芯片，其存储容量为64K×16位，该芯片的地址线和数据线数目为(D)。A.64，16；B.16，64；C.64，8；D.16，16。编辑课件6、一个16K×32位的存储器，其地址线和数据线的总和是(B)。A.48；B.46；C.36。7、一个512KB的（SRAM）存储器，其地址线和数据线的总和是(C)。A.17；B.19；C.27。编辑课件8、某计算机的字长是16位，它的存储容量是64KB，按字编址，它的寻址范围是(C)。A.64K；(0~(64K-1))(0~64K)B.32KB；(0~32KB)C.32K；(0~(32K-1))(0~32K)D.64KB。(0~64KB)编辑课件9、某机字长32位，其存储容量为1MB。若按字编址，它的寻址范围是(C)。A.0~（1M-1）；B.0~（512K-1）B；C.0~（256K-1）；D.0~256KB。编辑课件10、某计算机的字长是32位，其存储容量为4MB。若按半字编址，它的寻址范围是(C)。A.0~4MB；B.0~2MB；C.0~（2M-1）；D.0~（1MB-1）。编辑课件11、某计算机字长32位，其存储容量为16MW。若按双字编址，它的寻址范围是(B)。A.0~（16M-1）；B.0~（8M-1）；C.0~（8MB-1）；D.0~（16MB-1）。12、某SRAM芯片，其容量为512×8位，除电源和接地端外，该芯片引出线的最小数目是(D)。A.23；B.25；C.50；D.19。编辑课件13、相联存储器是按(C)进行寻址的存储器。A.地址指定方式；B.堆栈存取方式；C.内容指定方式；D.地址指定与堆栈存取方式结合。编辑课件14、交叉存储器实质是一种(A)存储器，它能()执行()独立的读/写操作。A.模块式，并行，多个；B.模块式，串行，多个；C.整体式，并行，一个；D.整体式，串行，多个。编辑课件15、一个四体并行交叉存储器，每个模块的容量是16K×32位，存取周期为200ns，在下述说法中(B)是正确的。A.在200ns内，该存储器能向CPU提供256位二进制信息；B.在200ns内，该存储器能向CPU提供128位二进制信息；C.在50ns内，每个存储模块能向CPU提供32位二进制信息；D.在50ns内，该存储器能向CPU提供128位二进制信息。编辑课件16、在主存储器和CPU之间增加Cache的目的是(C)。A.扩大主存储器的容量；B.扩大CPU中通用寄存器的数量；C.解决CPU和主存之间的速度匹配问题；D.既扩大主存容量又提高了存取速度。编辑课件17、采用虚拟存储器的主要目的是(C)。A.提高主存的存取速度；B.提高外存的存取速度；C.扩大存储器的寻址空间且能自动进行管理和调度；D.扩大外存的存取空间。编辑课件18、常用的虚拟存储系统由(A)两级存储器组成。A.主存-辅存；B.Cache-主存；C.Cache-辅存；D.通用寄存器-主存。19、CPU通过指令访问主存所用的程序地址叫做(B)。A.逻辑地址；B.物理地址；C.真实地址。编辑课件20、在程序的执行过程中，Cache与主存的地址映射是由(C)。A.操作系统来管理的；B.程序员来调度的；C.硬件自动完成的；D.操作系统辅助相应的硬件来完成的。21、以下四种类型的半导体存储器中，以传送同样多的字为比较条件，则读出数据传输率最高的是(B)。A.DRAM；B.SRAM；C.FLASH；D.EPROM。编辑课件22、双端口存储器之所以能高速进行读/写，是因为采用了(B)。A.高速芯片；B.两套相互独立的读/写电路；C.流水技术；D.新型器件。23、双端口存储器(B)情况下会发生读/写冲突。A.左端口与右端口的地址码不同；B.左端口与右端口的地址码相同；C.左端口与右端口的数据码相同；D.左端口与右端口的数据码不同。编辑课件24、下列因素中，与Cache的命中率无关的是(A)。A.主存的存取时间；B.块的大小；C.Cache的组织方式；D.Cache的容量。编辑课件25、在Cache的地址映射中，若主存中的任意一块均可映射到Cache内的任意一行的位置上，则这种方法称为(A)。A.全相联映射；B.直接映射；C.组相联映射；D.混合映射。编辑课件26、下列说法中不正确的是(A)。A.每个程序的虚地址空间可以远大于实地址空间，也可以远小于实地址空间；B.多级存储体系由Cache，主存和虚拟存储器构成；C.Cache和虚拟存储器这两种存储器管理策略都利用了程序的局部性原理；D.当Cache未命中时，CPU可以直接访问主存，而外存与CPU之间则没有直接通路。编辑课件27、下列说法中正确的是(C)。A.虚拟存储器技术提高了计算机的速度；B.若主存由两部分组成，容量分别为2n和2m，则主存地址共需要n+m位；C.闪存是一种高密度、非易失性的读/写半导体存储器；D.存取时间是指连续两次读操作所需最小时间间隔。编辑课件28、下列说法中正确的是(C)。A.半导体RAM信息可读可写，且断电后仍能保持记忆；B.半导体DRAM是易失性的，而SRAM则不是；C.SRAM只有在电源不掉的时候，所存信息是不易失的。29、通常计算机的内存储器可采用(A)。A.RAM和ROM；B.ROM；C.RAM。编辑课件30、DRAM地址分两次输入（行选通RAS*和列选通CAS*）的目的是(B)。A.缩短读/写时间；B.减少芯片引出端线数；C.刷新。31、SRAM写入数据的条件是(A)。A.写入的地址应比写控制信号（R/W*=0）早到达；B.写入的地址应与写控制信号（R/W*=0）同时到达；C.写入的地址应比写控制信号（R/W*=0）迟到达。编辑课件32、如果一个存储单元被访问，这个存储单元有可能很快会再被访问，这种特性称为(A)。A.时间局部性；B.空间局部性；C.程序局部性；D.数据局部性。33、如果一个存储单元被访问，这个存储单元及其邻近的存储单元有可能很快会被访问，这种特性称为(B)。ABCD同上题。编辑课件34、下列元件中存取速度最快的是(B)。A.Cache；B.寄存器；C.内存；D.外存。35、下面所述不正确的是(C)。A.随机存储器可以随时存取信息，掉电后信息丢失；B.在访问随机存储器时，访问时间与单元的物理位置无关；C.内存中存储的信息均是不可改变的；D.随机存储器和只读存储器可以统一编址。编辑课件36、640KB的内存容量为(C)。A.640000字节；B.64000字节；C.655360字节；D.32000字节。37、若存储器中有1K个存储单元，采用双译码（二维译码、重合寻址法）方式时将有译码输出线(D)条。A.1024；B.0；C.32；D.64。编辑课件38、组成2M×8bit的内存，可以使用(C)。A.1M×8bit进行并联；B.1M×4bit进行串联；C.2M×4bit进行并联；D.2M×4bit进行串联。39、RAM芯片串联时可以(B)。A.增加存储器字长；B.增加存储单元数量；C.提高存储器速度；D.降低存储器的平均价格。编辑课件40、下列有关高速缓冲存储器Cache的说法正确的是(B)。A.只能在CPU之外；B.CPU内外都可以设置Cache；C.只能在CPU之内；D.若存在Cache，CPU就不能再访问主存。编辑课件二、判断题1、多体交叉存储器主要解决扩充容量的问题。(错)2、双端口存储器之所以能高速读写，是因为采用了流水技术。(错)3、在CPU和内存之间增加cache的目的是为了增加内存容量，同时加快存取速度。(错)4、CPU访问存储器的时间是由存储体的容量决定的，容量越大，访问存储器所需时间越长。(错)编辑课件5、因为DRAM是破坏性读出，必须不断地刷新。(错)6、RAM中的任何一个单元都可以随时访问。(对)7、ROM中的任何一个单元不能随机访问。(错)8、一般情况下，ROM和RAM在主存储器中是统一编址的。(对)9、在当今的计算机系统中，存储器是数据传送的中心，但访问存储器的请求是由CPU或I/O发出的。(对)编辑课件10、EPROM是可改写的，因而也是随机存储器的一种。(错)11、DRAM和SRAM都是易失性半导体存储器。(对)12、Cache存储器的内容是执行程序时逐步调入的。(对)13、双端口存储器在左右端口数据码相同的时候会发生读/写冲突。(错)14、计算机的存储系统采用分级存储体系的目的是解决存储容量、价格和存取速度之间的矛盾。(对)15、双端口存储器是并行存储器的一种。(错)编辑课件三、综合题1、指出下列存储器哪些是易失性的？哪些是非易失性的？哪些是破坏性读出的？哪些是非破坏性读出的？SRAM，DRAM，Cache，磁盘，光盘2、通常情况下SRAM由哪几部分组成？简述各部分的作用。解答要点：存储体，地址译码驱动电路，I/O电路（读写电路），控制电路。3、与SRAM相比，DRAM在电路组成上有什么不同之处？编辑课件【解答】DRAM还要有动态刷新电路；另外，一般DRAM地址引线一般只有一半（约），用RAS、CAS来区分接收的是行地址或列地址；DRAM没有CS引脚，芯片扩展时用RAS（、CAS）代替其作用。编辑课件4、设有存储器容量为1MB，字长为32位，若按以下方式编址，请写出地址寄存器、数据寄存器各为多少位？编址范围为多大？（1）按字节编址；（2）按半字编址；（3）按字编址。【解答】（1）20，32，0~（1M-1）（2）19，32，0~（512K-1）（3）18，32，0~（256K-1）编辑课件A9~A0CS2114-1WEI/O3~I/O0A9~A0A9~A0A9~A0CSCSCS2114-22114-32114-4WEWEWEI/O3~I/O0I/O3~I/O0I/O3~I/O0与与与…………R/WD7┇D0A15A14~A10A9~A0CPUMREQ5、有4片Intel2114芯片，如图连接。问：第5题图4片2114的连接编辑课件（1）图示的连接组成了几部分存储区域？共有多大的存储容量？字长是多少？【解答】图中组成了两部分存储区域；容量为2K×8，即字长8位。（2）写出每部分存储区域的地址范围。【解答】第1、2片2114地址范围是——FC00H~FFFFH（A15~A10=111111）；第3、4片2114地址范围是——7C00H~7FFFH（A15~A10=011111）。编辑课件（3）说明图中存储器的地址是否连续，若不连续，怎样修改才能使存储器的地址是连续的？【解答】图中存储器的地址不是连续的；可以将图中的A15与A10接线颠倒一下，原来的7C00H~7FFFH（A15~A10=011111）就变为F800H~FBFFH（A15~A10=111110），与另一部分FC00H~FFFFH成为地址连续的存储器。编辑课件6、某DRAM芯片内部的存储元为128×128结构。该芯片每隔2ms至少要刷新一次。且刷新是顺序对128行的存储元进行的。设存储周期为500ns。求其刷新的开销（也即进行刷新操作的时间所占的百分比）。【解答】500×128=64000ns64/2000=3.2%编辑课件7、试用Intel2116（16K×1位DRAM，逻辑符号如图）构成64K×8bit的存储器，该存储器采用奇偶校验。（1）求共需要多少片2116芯片？（2）画出存储体连接示意图；（3）写出各芯片RAS*和CAS*的形成条件；RAS*CAS*A6~A0WE*16K×1bitDinDoutIntel2116（4）若芯片内部存储元排列成128×128的矩阵，芯片刷新周期2ms，采用异步刷新方式，问存储器的刷新信号周期是多少？编辑课件【解答】（1）16K×1位——64K×8位作8片位扩展得16K×8的模板；再用4块该模板进行字扩展得64K×8的存储器。∴共需要（8+1）×4=36片2116芯片。（2）存储器连接示意图如下：RAS*CAS*A6~A0WE*16K×1bitDinDoutIntel2116Intel2116的逻辑符号编辑课件16KX1123456789WE*RAS3*CAS3*A6~A0（A13~A7）16KX1WE*DoutD8~D0RAS2*CAS2*R/WDinWE*16KX116KX1RAS0*CAS0*RAS1*CAS1*WE*Y0Y1Y2Y3A14A15与与t1t2RAS0*CAS0*t2=t1+△t编辑课件【解答续】（3）各片RAS*、CAS*的形成条件：RAS0*=（A15*•A14*•t1）*CAS0*=（A15*•A14*•t2）*RAS1*=（A15*•A14•t1）*CAS1*=（A15*•A14•t2）*RAS2*=（A15•A14*•t1）*CAS2*=（A15•A14*•t2）*RAS3*=（A15•A14•t1）*CAS3*=（A15•A14•t2）*注意：*代表逻辑非（低电平信号）编辑课件解答续：（4）128行的刷新。异步刷新即2ms内分散地将128行刷新一遍。刷新信号周期为：2ms/128≈15.6s；即每隔15.6s产生一次刷新请求，刷新一行。编辑课件8、描述CPU访问存储器的步骤。【解答】

（1）通过地址总线送出存储单元的地址；（2）通过控制总线发出读/写命令；（3）通过数据总线进行信息交换。9、试说明双端口存储器的结构特点和工作过程。解答要点：结构特点——每个芯片有两组相互独立的读写控制电路（端口）。每个端口与普通RAM类似，较特别的是BUSY信号，低电平有效时端口关闭，禁止访问。是一种并行存储器（空间）。编辑课件双端口存储器工作过程：分两个端口地址不同和地址相同的两种情况说明；后一种情况即读写冲突时，由双口存储器内部的仲裁器根据两个端口的CS（片选）信号或地址信号到达的先后次序的细微差别决定访问优先权由哪个端口取得。编辑课件10、设有两种RAM芯片：128K×8位8片，512K×8位2片。试用这些芯片构成512K×32位的存储器，给出简单的文字设计方案。【解答】按题意必须使用所给全部芯片。2片512K×8位的芯片并联构成512K×32位的存储器的高16位；8片128K×8位的芯片构成512K×32位的存储器的低16位（串并联结合：每2片位并联得一组，4组作地址串联）；用一片2-4译码器对A18A17译码,该译码器的输出端分别连接上述4组的片选端；A16~A0进行128K×8位芯片的片内寻址；而前面2片512K×8位的芯片片内寻址使用A18~A0。编辑课件11、某微机的寻址范围是64KB，由8片8K×8位的芯片组成。（1）请写出每个芯片的寻址范围；【解答】第1片0000H~1FFFH第2片2000H~3FFFH第3片4000H~5FFFH第4片6000H~7FFFH第5片8000H~9FFFH第6片A000H~BFFFH第7片C000H~DFFFH第8片E000H~FFFFH编辑课件（2）如果运行时发现不论往哪个芯片存放8KB的数据，以A000H为起始地址的芯片中都有与之相同的数据，请分析故障原因；（3）若发现译码器输入中的地址线A13与CPU断开并始终搭到高电平上，问后果将会怎样？【解答】要点说明。编辑课件12*、用2K×8位的SRAM芯片设计一个8K×16位的存储器：15870字节1字节0字节3字节2字节5字节4字地址（D）024………………奇字节偶字节B为CPU的一个控制端。当B=0时访问16位数（字访问）；当B=1时访问8位数（字节访问）。编辑课件【解答】

（1）字节访问的该存储器（8K×16位）需地址线条数为—14条；15870字节1字节0字节3字节2字节5字节4字地址（D）024………………奇字节偶字节（2）并联2片2K×8的SRAM为2K×16的模块，使用地址线为—A11~A1共11条；此时，与以往并联不同的是两个并联芯片的CS端不能接在一起；并联图如下：编辑课件2K×82K×8A11~A188D15~D0CS2*CS1*奇存储体偶存储体BA0CS1CS2访问方式说明0011访问16位字0100不访问1010访问偶存储体1101访问奇存储体（3）分析访问需求的真值表如下：（4）由4个2K×16模块扩展成8K×16—A13、A12经2/4译码器选择4个上述模块；4个译码输出端Y0*、Y1*、Y2*和Y3*与A0、B组合生成CS1*、CS2*、CS3*、CS4*、CS5*、CS6*、CS7*和CS8*

。编辑课件由真值表得CS表达式：CS1*=A0，CS2*=A0B；以地址分析说明访问方式：BA11A10………A1A0000………00访问某字100………00访问偶字节000………01不能访问100………01访问奇字节编辑课件A0CPUBA1A11~A12A13Y0Y1Y2Y3与与与与与与与与异或CS1*CS8*CS7*CS6*CS5*CS2*CS3*CS4*2/4译码器习题12：片选信号生成的逻辑图编辑课件13、假如CPU按以下地址相继访问存储器（以十进制表示）：0000，0005，0010，…，0285存储器为4体交叉存储器，求它比单体存储器平均访问速率提高多少？【解答】访问地址间隔为5，4体交叉存储器中相继访问的地址在不同的存储体中；每隔1/4存储周期轮流启动各存储体，访问速率提高到单体存储器的4倍。编辑课件14、如果从4体交叉存储器取出16个地址连续编号的数据，一个体的存取周期为T，总共需要多少时间？【解答】T+15×1/4T=4.75T15、在一个8体交叉存储器中，如果CPU按以下次序相继访问存储器，其平均访问速率比单体提高多少？编辑课件（1）00018，00028，00038，…,01008（2）00028，00048，00068，…,02008（3）10038，10068，10118，…,13008【解答】（1）相继访问的地址选中8个不同分体，8体重叠工作——8倍；（2）4体并行工作——4倍；（3）8体并行——8倍（提示：分体号将以3、6、1、4、7、2、5、0循环）。

编辑课件16、设某计算机的cache采用4路组相联映射，已知cache容量为16KB，主存容量为2MB，每块8个字，每字32位，请回答：（1）主存地址多少位（按字节编址），各字段如何划分（各需多少位）？（1）【解答】主存地址按字节编址为21位。

2MB/16KB=128，即主存按cache大小分成128个区，故区号地址段占7位；

编辑课件区号组号块内地址块号字节地址7位7位2位3位2位4路组相联指每组内有4块，故块号地址段占2位；每块8个字，故块内字地址字段占3位；每个字32位即4个字节，故字内的字节寻址字段占2位；以上共计为7+2+3+2=14（位）；21-14=7（位）为组号地址段所占位数。主存字块标记9位组地址7位字块内地址5位编辑课件（2）设cache起始为空，CPU从主存单元0，1，…，100依次读出101个字（一次从主存读一个字），并按此重复11次，问命中率为多少？若cache速度为主存的5倍，问采用cache与无cache比较速度提高多少倍？(设某计算机的cache采用4路组相联映射，已知cache容量为16KB，主存容量为2MB，每块8个字，每字32位)（2）解答：读出101个字并重复11次的访存次数：101X11=1111次；其中访问cache的未命中次数为：13次；∴命中率应为：（1111-13）/1111≈98.8%编辑课件有无cache的速度提高倍数的计算：设cache、主存的存取周期分别为Tc、Tm，依题意有：Tm=5Tc；1111xTm/（13Tm+1098Tc）=1111x5Tc/（13x5Tc+1098Tc）=5555/1163≈4.78倍。编辑课件17、设某计算机采用直接映射cache，已知容量为4096B。若CPU依次从主存单元0，1，…99和4096，4097，…，4195交替取指令，循环执行10次，问命中率为多少？【解答】命中率为0。编辑课件18、某机主存容量为8个块，Cache容量为4个块，采用直接地址映射，程序开始运行时，Cache内容为空。今执行下列主存块地址序列：0、2、1、5、4、6、4、7、1、2、4、1、3、7、4。请列出每次访问后Cache中各块分配情况、Cache命中情况及命中率。编辑课件Cache中4个块的分配情况表访问顺序123456789101112131415地址序列第0块第1块第2块第3块命中情况021546471241374X02X012X052X452X456X456√4567X4167X4127X4127√4127√4123X4127X4127√04÷15=27%。【解答】方法：作表统计。结果——27%。编辑课件19、设CPU共有16根地址线和8根数据线，并用MREQ*作为访存控制信号，WR*作为读/写命令信号（高电平读，低电平写