片内时钟生成和分配

【片内时钟生成和分配】片内时钟生成和分配时钟信号好比是数字系统的心脏博动，所以，其稳定性至关重要。理想时钟信号应有最小的上升和下降时间、确定的工作周期及零偏移。实际上时钟信号存在着非零偏移和明显的上升下降时间，工作周期也会变化。在大型计算机系统中，只允许时钟偏移小于机器周期的10%。在大规模集成电路芯片设计中时钟偏移问题更加严重。用环型振荡器在片内生成一个原始的时钟信号的简单方法如图所示。这种时钟生成电路已经运用到低端微处理器芯片中。但是，生成的时钟信号极不稳定，而且与工艺有关。时钟信号好比是数字系统的心脏博动，所以，其稳定性至关重要。理想时钟信号应有最小的上升和下降时间、确定的工作周期及零偏移。实际上时钟信号存在着非零偏移和明显的上升下降时间，工作周期也会变化。在大型计算机系统中，只允许时钟偏移小于机器周期的10%。在大规模集成电路芯片设计中时钟偏移问题更加严重。用环型振荡器在片内生成一个原始的时钟信号的简单方法如图所示。这种时钟生成电路已经运用到低端微处理器芯片中。但是，生成的时钟信号极不稳定，而且与工艺有关。片内时钟生成和分配因此，采用晶振构成的分立时钟芯片应用于高性能的VLSI芯片。图所示为具有高频率稳定度的皮尔斯晶振原理图。该电路类似串联谐振电路，其中晶体可看做在两端点之间的一个低负载阻抗。晶体具有一个串联谐振频率，决定谐振频率的主要因素是其内部串联电阻。在等效电路中，晶体可用串联RLC电路代替。因此串联电阻越大，振荡频率越低。晶体两端点的外部负载对振荡频率及频率稳定性也有很大影响。跨接在晶体上的反相器提供必要的电压增益，外部反相器提供放大的电压驱动时钟负载。因此，采用晶振构成的分立时钟芯片应用于高性能的VLSI芯片。图所示为具有高频率稳定度的皮尔斯晶振原理图。该电路类似串联谐振电路，其中晶体可看做在两端点之间的一个低负载阻抗。晶体具有一个串联谐振频率，决定谐振频率的主要因素是其内部串联电阻。在等效电路中，晶体可用串联RLC电路代替。因此串联电阻越大，振荡频率越低。晶体两端点的外部负载对振荡频率及频率稳定性也有很大影响。跨接在晶体上的反相器提供必要的电压增益，外部反相器提供放大的电压驱动时钟负载。片内时钟生成和分配通常，VLSI芯片接收来自外部时钟芯片电路的一个或多个时钟信号，并且依次产生供内部使用的衍生时钟。常常需要采用两个互不重叠的时钟，它们的逻辑乘始终为零。由原始时钟CK生成CK-1、CK-2的简单电路如下面左图所示，右图显示了包括主时钟信号和生成四种状态的时钟译码电路。通常，VLSI芯片接收来自外部时钟芯片电路的一个或多个时钟信号，并且依次产生供内部使用的衍生时钟。常常需要采用两个互不重叠的时钟，它们的逻辑乘始终为零。由原始时钟CK生成CK-1、CK-2的简单电路如下面左图所示，右图显示了包括主时钟信号和生成四种状态的时钟译码电路。片内时钟生成和分配由于时钟信号需要几乎是均匀地分布在芯片面积上，因此希望被分配的所有时钟信号具有相同的延迟时间。一个理想的时钟分配网络应具有图所示的H型结构。在这个结构中从中心到分支点的距离相同，所以信号延迟时间也相同。然而，由于走线限制和不同扇出的要求，使得该电路实际上很难实现。一种更切合实际的时钟分配电路的设计方法是通过主时钟信号传送给宏字块，并利用局部时钟译码器来平衡不同负载条件下的延迟时间。由于时钟信号需要几乎是均匀地分布在芯片面积上，因此希望被分配的所有时钟信号具有相同的延迟时间。一个理想的时钟分配网络应具有图所示的H型结构。在这个结构中从中心到分支点的距离相同，所以信号延迟时间也相同。然而，由于走线限制和不同扇出的要求，使得该电路实际上很难实现。一种更切合实际的时钟分配电路的设计方法是通过主时钟信号传送给宏字块，并利用局部时钟译码器来平衡不同负载条件下的延迟时间。片内时钟生成和分配由于时钟到达时间的不同和负载条件变化导致的时钟波形变化会产生时钟偏移，因此如何减小时钟偏移成为高速VLSI设计的一个重要问题。除了上述均匀分配时钟网络(H型结构)和平衡局部偏移的电路设计外，许多新的计算机辅助设计技术已发展到能自动生成具有零偏移的最佳时钟分配网络的版图。图所示为考虑了布线寄生效应的零偏移时钟网络。由于时钟到达时间的不同和负载条件变化导致的时钟波形变化会产生时钟偏移，因此如何减小时钟偏移成为高速VLSI设计的一个重要问题。除了上述均匀分配时钟网络(H型结构)和平衡局部偏移的电路设计外，许多新的计算机辅助设计技术已发展到能自动生成具有零偏移的最佳时钟分配网络的版图。图所示为考虑了布线寄生效应的零偏移时钟网络。片内时钟生成和分配不论时钟分配网络的几何构造怎样精确，时钟信号必须进行如左图所示的多级缓冲，以便与较大的扇出负载匹配。需要注意的是每级缓冲驱动相同数量的扇出门电路，以确保时钟延时平衡，如图所示的布线方法(用于DECAlpha芯片设计)，为了使时钟信号在整个芯片上同相，互连线用网格形式的垂直金属带交叉连接。至此我们看到，为了以最小失真和完整的信号波形对时钟信号进行分配，需要相等的互连线长度和大量的缓冲。实际上，设计者必须花费大量的时间和精力来调节缓冲器(反相器)晶体管的尺寸和互连线的宽度。加宽互连线的宽度可减小串联电阻，但会使寄生电容变大。不论时钟分配网络的几何构造怎样精确，时钟信号必须进行如左图所示的多级缓冲，以便与较大的扇出负载匹配。需要注意的是每级缓冲驱动相同数量的扇出门电路，以确保时钟延时平衡，如图所示的布线方法(用于DECAlpha芯片设计)，为了使时钟信号在整个芯片上同相，互连线用网格形式的垂直金属带交叉连接。至此我们看到，为了以最小失真和完整的信号波形对时钟信号进行分配，需要相等的互连线长度和大量的缓冲。实际上，设计者必须花费大量的时间和精力来调节缓冲器(反相器)晶体管的尺寸和互连线的宽度。加宽互连线的宽度可减小串联电阻，但会使寄生电容变大。片内时钟生成和分配在数字系统设计特别是高速VLSI设计时应注意以下几点：时钟信号的理想占空比是50%，此时，信号在一系列反相缓冲器中传播速度最快。时钟信号的占空比可以通过平均电压的反馈改善到占空比接近50%。为了抑制互连线网络的反射，时钟信号的上升和下降时间不能过小。通过减小扇出、互连线长度和栅电容，可最大限度地减少负载电容的影响。通过适当增加w/h比率(连线的线宽和连线到衬底的垂直距离之比)可降低时钟分配线路的特性阻抗。感性负载可用来部分抵消时钟接收器(匹配网络)的寄生电容效应。高速芯片内导线间应保持足够大的间隔以减小线间干扰。此外，在两条高速线之间放置一条电源线或地线也是一种有效措施。在数字系统设计特别是高速VLSI设计时应注意以下几点：时钟信号的理想占空比是50%，此时，信号在一系列反相缓冲器中传播速度最快。时钟信号的占空比可以通过平均电压的反馈改善到占空比接近50%。为了抑制互连线网络的反射，时钟信号的上升和下降时间不能过小。通过减小扇出、互连线长度和栅电容，可最大限度地减少