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文档简介

FPGA/CPLD应用技术温国忠、余菲、曾启明晏凯、刘俐数字跑表模块VerilogHDL设计温国忠副教授

电子邮件：buddy@

电话能仿真目的：对设计进行不带器件延时信息的逻辑功能仿真，验证电路功能是否满足设计要求DUT查看输出波形TESTBENCHTestbench设计在数字系统设计完成后，就要对设计电路进行功能仿真，以验证设计的正确性，这是本任务的核心步骤。编写Testbench的主要目的是为了对使用硬件描述语言（HDL）设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。下面给出了数字跑表模块的testbench测试代码。功能仿真---编写testbenchmoduletb_paobiao;

reg clk,reset,pause;wire[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;paobiaou_paobiao(clk,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l);//时钟产生模块initialbegin clk=1'b0;endalways #5clk=~clk;功能仿真---编写testbench//复位信号产生initialbegin reset=1'b0; #100reset=1'b1; #10reset=1'b0;end//暂停信号产生initialbegin pause=1'b1; #300pause=1'b0; #119905pause=1'b1

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