EDA实验设计-直接频率合成(DDS)设计

南京理工大学EDA设计（II）1004220334马若飞分频器集成模块图为：分频器仿真图为：测频模块：测频模块主要由两部分构成。一是模60K（本设计中频率最高为50K）的计数器，二是锁存器。模60K计数器由一个模60的计数器和一个模1000的计数器级联而成，前面已经讲过计数器的设计方法，这里不再赘述。至于锁存器即是将输入延时之后输出，用一个IF语句，条件为上升沿（或下降沿）到来即可实现.锁存器的时钟端输入0.5Hz的频率，同时将0.5Hz频率进行反相延时之后输入模60K计数器的清零端。那么在2秒中之内，有1秒钟计数器在计数，1秒钟计数在清零。同时由于计数器中输入的0.5Hz经过了反相延时，所以正当计数器清零的时候锁存器将所计的1秒钟的脉冲个数（即是频率）锁存并输出到数码管显示。锁存器用VHDL语言描述如下：--锁存器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYsuocunISPORT(LOAD:INSTD_LOGIC;DIN5:INSTD_LOGIC_VECTOR(3DOWNTO0);DIN4:INSTD_LOGIC_VECTOR(3DOWNTO0);DIN3:INSTD_LOGIC_VECTOR(3DOWNTO0);DIN2:INSTD_LOGIC_VECTOR(3DOWNTO0);DIN1:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT5:OUTSTD_LOGIC_VECTOR(3DOWNTO0);DOUT4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);DOUT3:OUTSTD_LOGIC_VECTOR(3DOWNTO0);DOUT2:OUTSTD_LOGIC_VECTOR(3DOWNTO0);DOUT1:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREBEHAVIOROFsuocunISBEGINPROCESS(LOAD,DIN1,DIN2,DIN3)BEGINIF(LOAD'EVENTANDLOAD='1')THENDOUT5<=DIN5;DOUT4<=DIN4;DOUT3<=DIN3;DOUT2<=DIN2;DOUT1<=DIN1;ENDIF;ENDPROCESS;ENDBEHAVIOR;测频器的总装图为：测频器仿真图为（图中显示频率为49Hz）：封装如下：总装图：各模块设计完成之后，对各模块按照图2.1所示的顶层图进行总装、调试。总装图如下：编程下载：1、分配管脚在打开的QuartusII7.0窗口中，选择“Assignments-Pins”，在Location下拉选择相应的管脚或直接输入相应的管脚号。管脚分配图如下：2、安全设置选择“Assignments-Setting”，在Device&PinOptions中点击UnusedPins标签页，设置不用的管脚为三态。3、全程编译选择“Processing”，在其下拉菜单中选择“StartCompilation”进行全程编译。4、下载点击工具栏上的按钮，在HardwareSetup中点击AddHardware按钮，选定OK，将HardwareSetup改为ByteBlaster[LPT1]。在Program/configure列下的复选框中打勾后，点击按钮，将电路下载至EDA实验系统的PLD器件中。下载结束后，实际操作，检查是否达到设计要求。II、结论直接数字频率综合技术，即DDS技术，是一种新型的频率合成技术和信号产生方法。其电路系统具有较高的频率分辨率，可以实现快速的频率切换，并且在改变时能保持相位的连续，很容易实现频率、相位和幅度的数控调制。DDS在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。DDS是利用采样定理，根据相位间隔对正弦信号进行取样、量化、编码，然后储存在ROM中构成一个正弦查询表，通过查表法产生波形。采样位数越多，波形分辨率越高，波形越清晰。III、参考文献《EDA技术及应用》主编：王广君杨志方华中科技大学出版社《数字电路EDA设计与应用》主编：聂小燕鲁才人民邮电出版社《EDA技术及VHDL》主编：蒋小燕东南大学出版社《EDA技术》主编：刘俊逸华中科技大学出版社《EDA技术与VHDL电路开发应用实践》主编：刘语晓电子工业出版社《EDA设计实验指导书》主编：南京理工大学电子技术中心《数字逻辑电路与系统设计》主编：蒋立平电子工业出版社IV、实验感想通过这次课程设计，我进一步加深了对电子设计自动化的了解。并进一步熟练了对QuartusII软件的操作。在编写程序的过程中，遇到了很多问题，使我发现自己以前学习上存在的不足。通过与同学探讨和请教老师，终于把问题都解决了，并加深了对直接数字频率合成器（DDS）原理和设计思路的了解。同时也掌握了课程设计的一般流程，为以后的设计也积累了一定的经验。做课程设计时，先查阅相关知识，把原理吃透，确定一个大的设计方向，再按照这个发现分模块的把要实现的功能用流程图的形式展示。最后参照每个模块把输入和输出引脚设定，运用我们所学的VHDL语言进行编程。我深刻体会了这样一句话：当你眼中只有一个目标，并孜孜不倦为之奋斗的时候，其他所有东西都会为你让路。两周以来，为了自己的设计能够成功，功能更加丰富，性能更加完善，从设计开始到结束的每时每刻脑子里想的都是各种解决问题的方法，而不是逃避问题的理由。无论什么样的问题，只要肯花心思，不管最后的结果是否完美，不管是否有很多的的“warning