2021年唐山师范学院计算机科学与技术专业《计算机组成原理》科目期末试卷B(有答案)

2021年唐山师范学院计算机科学与技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题18310条零地址指令，则最多有（）条一地址指令。A.20 B.14 C.10 D.6216560指令，那么单地址指令最多有（）条。A.4 B.32 C.128 D.25638

，当求[-x]移

时，（）将会发生溢出。移A.11111111B.00000000C.10000000D.011l1l114、下列编码中，能检测出所有长度小于或等于校验位（检测位）是（）。A.循环冗余校验码B.海明码C.奇校验码D.偶校验码5、并行加法器中，每位全和的形成除与本位相加两数数值位有关外，还与（）有A.低位数值大小B.低位数的全和C.高位数值大小D.低位数送来的进位6、下述说法中正确的是（）。I.半导体RAM信息可读可写，且断电后仍能保持记忆Ⅱ.动态RAM是易失性RAM，而静态RAM中的存储信息是不易失的Ⅲ.RAMRAMIV.RAMRAMA.I、Ⅲ 只有Ⅲ 、IV 全错7、某机器字长32位，存储容量64MB，若按字编址，它的寻址范围是（）。A.8MB.16MBC.16MD.8MB8、CPU中的译码器要用（）。A.地址译码人B.指令译码C.数据译码1D.控制信号译码9、下列部件中，CPU存取速度由慢到快的排列顺序正确的是（）。A.外存、主存、Cache、寄存器B.外存、主存、寄存器、CacheC.外存、Cache、寄存器、主存D.主存、Cache、寄存器、外存10、按数据传送格式，总线常被划分为（）。A.并行总线与串行总线B.同步总线与异步总线C.系统总线与外总线D.I/O11、在下列各种情况中，最应采用异步传输方式的是（）.A.I/O接口与打印机交换信息B.CPU与主存交换信息C.CPU和PCI总线交换信息D.由统一时序信号控制方式下的设备12、组合逻辑控制器和微程序控制器的主要区别在于（）。A.ALU结构不同B.数据通路不同C.CPU寄存器组织不同D.微操作信号发生器的构成方法不同。13、在微程序控制器中，微程序的入口微地址是通过（）得到的。A.程序计数器PCB.前条微指令C.PC+1D.指令操作码映射14、下列选项中，（）不是发生中断请求的条件。A.一条指令执行结束B.I/O操作结束C.机器内部发生故障D.DMA15、中断屏蔽字的作用是（）。A.暂停外设对主存的访问B.C.暂停对一切中断的处理D.CPU二、填空题16、一个定点数和 两部分组成。17、多媒体CPU是带技术的处理器。它是一技术，特别适合于图数据处理。18、按IEEE754标准，一个浮点数、 、 三个域组成。19、不同的CRT显示标准所支持的最和 数目是不同的。20、移码表示法主要用于表示浮点数码，以利于比较两数的大小和行操作。21、计算机软件一般分为两大类：一类，另一类操作系统属类22、总线仲裁部件通过采策略或 策略，选择其中一个主设备作为总的下次，接管总线控制权。23、PCI总线是当前流行的总线。它是一个且与 无关的标准总线。24、条件转移、无条件转移、转子程序、返主程序、中断返回指令都属于 类指令这类指令在指令格式中所表示的地址不的地址，而的地址。25、主存储器容量通常以KB表示，其中K= ；硬盘容量通常以GB表示，其中G= 三、名词解释题26、访问周期时间：27、控制存储器：28、汇编语言：29、中断：四、简答题30、何谓“总线仲裁”？一般采用何种策略进行仲裁，简要说明它们的应用环境。31、什么是DMA方式？DMA的主要优点及适用场合？32、I/0设备有哪些编址方式，各有何特点？33、将指令按功能分类，一般可分为哪几类？按操作数个数分类，又可将指令分为哪几五、计算题34、将下列十进制数表示成浮点规格化数，阶码4位（包含一位阶符），分别用补码和移码表示；尾数9位（包含一位数符），用补码表示。1）27/64。2）-27/64。35、设有主频24MHz的CPU，平均每条指令的执行时间为两个机器周期，每个机器周期由两个时钟周期组成，试求：机器的工作速度。解：36、已知两个实数x=-68，y=-8.25，它们在C语言中定义为float型变量，分别存放在寄存器A和B中。另外，还有两个寄存器C和D。A、B、C、D都是32位寄存器。请问（要求用十六进制表示二进制序列）：寄存器A和B中的内容分别是什么？x和yC中，寄存器C中的内容是什么？x和yD中，寄存器DfloatIEEE754单精度格式。六、综合题37、用16K×16位的SRAM芯片构成64K×32位的存储器。要求画出该存储器的组成逻辑框图。38、若某计算机有5级中断，中断响应优先级为1>2>3>4>5，而中断处理优先级为1>4>5>2>3，要求：设计各级中断服务程序的中断屏蔽位（假设1为屏蔽，0为开放）。若在运行用户程序时，同时出现第2、42中，又同时出现1、35级中断请求，试画出此时CPU运行过程示意图。39、在一个8级中断系统中，硬件中断响应从高到低的优先顺序是：1→2→3→4→5→6-7-8，设置中断屏蔽寄存器后，中断处理的优先顺序变为1→5→8→3→2→4→6→7。应如何设置屏蔽码？如果CPU5、67级3个中断请求同时到达，中断请求8在6没有处理完以前到达，在处理8时中断请求2又到达CPU，试画出CPU响应这些中断的顺序示意图。参考答案一、选择题、B、A、B、A、D、D、C、B、A、A、A、D、D、A、B二、填空题16、符号位数值域17、MMX 多媒体扩展结构18、符号位阶码尾数19、分辨率颜色20、阶码指对阶21、系统程序应用程序系统程序22、优先级公平主方23、带宽处理器24、程序控制类操作数下一条指令25、210 230三、名词解释题26、访问周期时间：从一次访问存储的操作到操作完成后可启动下一次操作的时间。27、控制存储器：微程序型控制器中存储微指令的存储器，通常是ROM。28、汇编语言：采用文字方式（助记符）表示的程序设计语言，其中大部分指令和机器语言中的指令一一对应，但不能被计算机的硬件直接识别。29、中断：是一种在发生了一个外部的事件时调用相应的处理程序的过程。四、简答题30、答：连接到总线上的功能模块有主动和被动两种形态。主方可以启动一个总线周期，而从方只能响应主方的请求。每次总线操作，只能有一个主方占用总线控制权，但同一时间里可以有一个或多个从方。除CPU模块外，IO功能模块也可以提出总线请求。为了解决多个主设备同时竞争总线控制权，必须具有总线仲裁部件，以某种方式选择其中一个主设备作为总线的下一次主方。一般来说，采用优先级或公平策略进行仲裁。在多处理器系统中对CPU模块的总线请求采用公平原则处理，而对IO模块的总线请求采用优先级策略。31、答：DMA直接访问存储器，一种高速输入输出的方法，能直接访问内存，可以减少cpu的IO的负担；适合大批量得数据传输；32、答：统一编址和独立编址。统一编址是在主存地址中划出一定的范围作为I/0地址，这样通过访存指令即可实现对1/0的访问。但主存的容量相应减少了。独立编址，I/0地址和主存是分开的，I/0地址不占主存空间，但访存需专门的I/0指令。33要依据转移判断条件。指令的执行步骤如下：程序计数器（PC）的内容送地址寄存器。读内存，读出内容送指令寄存器（IR），PC内容自增1。执行条件转移指令时要判别指定的条件，若为真，则执行：尚未修改的PC（增1之前的值）内容送ALU，相对转移偏移值送ALU，ALU执行加操作，结果送入PC.否则顺序地进入下一条指令的执行过程。五、计算题34、解析1）27/64=0.011011=0.11011×2-1当补码和尾数都采用补码表示时：1，111：0.11011000。阶码采用移码、尾数采用补码表示时：0.11l：0.11011000。2）-27/64=1.011011=1.11011×2-1当补码和尾数都采用补码表示时：1，11l；1.00101000。阶码采用移码、尾数采用补码表示时：0.1l1：l.00101000。35、1）主频为24MHz的意思是每秒中包含24M个时钟周期，又因为执行一条指令需要4个时钟周期，故机器每秒可以执行的指令数为24M/4=6M条（600万条）。2）插入两个时钟周期，即执行每条指令需要6个时钟周期，故机器每秒可以执行的指令数为24M/6=4M条，即400万条。36、解析：floatIEEE754单精度格式。x=-68=-（1000100）2=-1.0001×26，符号位为l，阶码为127+6=128+5=（10000101）2，尾数为1.0001，所以小数部分为00010000000000000000000，合起来整个浮点数表示为11000010100010000000000000000000，写成十六进制为C2880000H。1，阶码为1.00001，所以小数部分为00001000000000000000000，合起来整个浮点数表示为11000001000001000000000000000000，写成十六进制为Cl040000H。两个浮点数相加的步骤如下。①对阶：Ex=10000101，Ey=10000010，则[Ex-Ey]补=[Ex补+[-Ey补=10000101+01111110=00000011y=-0.00100001×26。②尾数相加：x的尾数为-1.000100000000000000000，y的尾数为-0.00100001000000000000000。用原码加法运算实现，两数符号相同，做加法，结果为-1.001100010000000000000000000。即x加y的结果为-1.00110001×24，所以符号位为1，尾数为00110001000000000000000，阶码为127+6=128+5，即10000101，合起来为11000010100110001000000000000000，转换为十六进制形式为C2988000H。所以寄存器C中的内容是C2988000H。两个浮点数相减的步骤同加法，对阶的结果也一样，只是尾数相减。尾数相减：x的尾数为-1.00010000000000000000000，y的尾数为-0.00100001000000000000000。用原码减法运算实现，两数符号相同，做减法。符号位取大数的符号，为1：数值部分为大数加小数负数的补码，即1.00010000000000000000000+1.11011111000000000000000=0.111011110000000000000002x减y的结果为-0.11101111×26=-1.1101111×25，所以符号位为1，尾数为11011110000000000000000，阶码为127+5=128+4=（10000100），合起2来为11000010011011110000000000000000，转换为十六进制形式为C26F0000H。所以寄存器D中的内容是C26F0000H。六、综合题37、解析：所需芯片总数（64K×32）/（16K×16）=84个模块（图中用椭圆标示出来了），16K×32A15、A14进行2-4译码38、解析：断处理优先级为1>4>5>2>3。也就是说，1级中断的处理优先级最高，说明1级中断对其他所有中断都屏蔽，其屏蔽字为全1：3级中断的处理优先级最低，所以除了3级中断本身之外，对其他中断全都开放，其屏蔽字为00100。以此类推，得到所有各级中断的中断服务程序中设置的中断屏蔽字见下表。CPU运行程序的执行过程如下图所示。具体过程说明如下：在运行用户程序时，同时出现2、4级中断请求，因为用户程序对所有中断都开放，所以，在中断响应优先级排队电路中，有2、4两级中断进行排队判优，根据中断响应优先级2>4，因此先响应2级中断。在CPU执行2级中断服务程序过程中，首先保护现场、保护旧屏蔽字、设置新的屏蔽字01100，然后，在具体中断处理前先开中断。一旦开中断，则马上响应4级中断，因为2级中断屏蔽字中对4级中断的屏蔽位是0，即对4级中断是开放的。在执行4级中断结束后，回到221、35级中断请求，因为21、53级中断屏蔽，所以只有1和5两级中断进行排队判优，根据中断响应优先级1>5，所以先响应1级中断。因为1级中断处理优先，级最高，所以在其处理过程中不会响应任何新的中断请求，直到1级中断处理结束，然后返回2级中断：因为2级中断对5级中断开放，所以在2级中断服务程序中执行一条指令后，义转去执行5级中断服务程序，执行完后回到2级中断，在2级中断服务程序执行过程中，虽然3级中断有请求，但是，因为2级中断对3级中断不开放，所以，3级中断一直得不到相应。直到2级中断处理完回到用户程序，才能响应并处理3级中断。39、解析：中断屏蔽码见