2021年哈尔滨学院软件工程专业《计算机组成原理》科目期末试卷B(有答案)

2021年哈尔滨学院软件工程专业《计算机组成原理》科目期末试卷B（有答案）一、选择题13264m=4，采用低位交叉方式。存储周期T=200ns64r=50ns。该交叉存储器的带宽是（）。A.32×107bit/s B.8×107bit/s C.73×107bit/s D.18×107bit/s2“addxaddr，3”xaddrx对应的存储单元地址。若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且Cache使用直写（WriteTrough）方式，则完成该指令功能需要访问主存的次数至少是（）。A.0 B.1 C.2 D.343、在C语言程序中，以下程序段最终的f值为（）。Floatf=2.5+1e10；f=f-1e10；A.2.5 B.250 C.0 4、信息序列16位，若想构成能纠正一位错、发现两位错的海明码，至少需要加（）位校验位。A.4 B.5 C.6 D.75、设x为整数，[x]=1.xx

xxx，若要x<-16，x~x

应满足的条件是（）。补 1x1~x51

2345 1 5x11，x2~x51x10，x2~x51x10，x2~x5任意6、下列有关总线定时的叙述中，错误的是（）。异步通信方式中，全互锁协议最慢异步通信方式中，非互锁协议的可靠性最差同步通信方式中，同步时钟信号可由各设备提供7、下列关于多总线结构的叙述中，错误的是（）。A.CPU的总线速度较快B.存储器总线可支持突发传送方式C.总线之间需通过桥接器相连D.PCI-Expressx16采用并行传输方式8、下列关于配备32位微处理器的计算机的说法中，正确的是（）。该机器的通用寄存器一般为32位Ⅱ.该机器的地址总线宽度为32位Ⅲ.该机器能支持64位操作系统IV.一般来说，64位微处理器的性能比32位微处理器的A.I、Ⅱ B.IⅢ C.I、Ⅳ 、、Ⅳ9、程序P在机器M上的执行时间是20s，编译优化后，P执行的指令数减少到原来的70%CPl1.2倍，则P在M上的执行时间是（）。A.8.4s B.11.7s C.14s D.16.8s10、指令从流水线开始建立时执行，设指令由取指、分析、执行3At，若采用常规标量单流水线处理器（1），连续12条指令，共需（）。Α.12Δt B.14Δt C.16Δt D.18Δt114个功能段组成，指令流经各功能段的时间（之间的缓存时间）90ns，80ns、70ns60nsCPU时钟周期至少是）（）。A.90ns B.80ns C.70ns D.60ns12、用二地址指令来完成算术运算时，其结果一般存放在（）。A.其中一个地址码提供的地址中B.栈顶C.累加器（ACC）中D.以上都不对1 2 3 1 2 3 13OPA1A2A3A4的功能为）OP（A）一A，且A给出下一条指令地址，假设A，A，A，A1 2 3 1 2 3 A.2 B.3 C.4 D.514、下列选项中，用于提高RAID可靠性的措施有（）。I.磁盘镜像II.条带化III.IV.增加Cache机制A.仅I，II 仅I，III C.仅I，III，IV 仅II.、III，IV157200r/min8ms1000个扇区，则访问一个扇区的平均存取时间大约是（）。A.8.1ms B.12.2ms C.16.3ms D.20.5ms二、填空题16、计算机系统中，根据应用条件和硬件资源不同，数据传输方式可采用： 传送、 传送和 、传送。17、计算机软件一般分为两大类：一类另一类叫 操作系统属类。18、直接内存访问方式中，DM控制器从CPU完全接管的控制，数交换不经过CPU，而直接在内存之间进行。19、相联存储器是访问的存储器，在cache中用来存，在虚拟储器中用来存.20、2000年，超级计算机最高浮点运算速度达到每次，我国号计算的运算速度达到3840亿次，使我国成之后第三个拥有高速计算机的国家。21、CPU能直接访和 但不能直接访问磁盘和光盘。22、按IEEE754标准，一个浮点数、 、 三个域组成。23、不同机器有不同，RISC指令系统指令系统的改进。24、中断处理需要有中。中断 产生，中等硬件支持。25、按照总线仲裁电路的位置不同，可分仲裁和 仲裁。三、名词解释题26、兼容：27、CCD：、指令格式：、型微指令：四、简答题30、I/0设备有哪些编址方式，各有何特点？31、在DMA方式预处理（初始化）阶段，CPU通过程序送出哪些信息？32、写出浮点数补码规格化形式。当尾数出现什么形式时需要规格化？如何规格化？33、零地址指令的操作数来自哪里？？各举一例说明。五、计算题34、设有一个1MB容量的存储器，字长为32位，问：若按字节编址，地址寄存器、数据寄存器各为几位？编址范围为多大？若按半字编址，地址寄存器、数据寄存器各为几位？编址范围为多大？若按字编址，地址寄存器、数据寄存器各为儿位？编址范围为多大？35、假设机器字长为16位，其中阶码6位（包含两位阶符），尾数10位（包含两位数符）。已知十进制数x=125，y=-18.125，试计算[x-y]。（其结果用二进补制真值表示，舍入时采用0舍l入法）。36、某32位计算机，CPU主频为800MHz，Cache命中时的CPI为4，Cache块大小为32B；主存采用8体交叉存储方式，每个体的存储字长为32位、存储周期为40ns；存储器总线宽度为32位，总线时钟频率为200MHz，支持突发传送总线事务。每次读突发传送总线事务的过程包括送首地址和命令、存储器准备数据和传送数据。每次突发传送32B，传送地址或32位数据均需一个总线时钟周期。请回答下列问题，要求给出理由或计算过程。CPU和总线的时钟周期各为多少？总线的带宽（即最大数据传输率）为多少？Cache缺失时，需要用几个读突发传送总线事务来完成一个主存块的读取？存储器总线完成一次读突发传送总线事务所需的时间是多少？若程序BP执行过程中，共执行了1001.2次访存，Cache缺失率为5%BP的CPU执行时间是多少？六、综合题37、用16K×16位的SRAM芯片构成64K×32位的存储器。要求画出该存储器的组成逻辑框图。38、现有4级流水线，分别完成取指、指令译码并取数、运算、回写4步操作，假设完成各部操作的时间依次为100ns，100ns，80ns，50ns。试问：流水线的操作周期应设计为多少？试给出相邻两条指令发生数据相关的例子（假设在硬件上不采取措施），析第2条指令要推迟多少时间进行才不会出错？3）如果在硬件设计上加以改进，至少需要推迟多少时间？39、某16位机器所使用的指令格式和寻址方式如图所示，该机器有两个20位基址寄存器，4个16位变址寄存器，16个16位通用寄存器。指令汇编格式中的S（源）、D（目标）都是通用寄存器，M是主存的一个单元，3种指令的操作码分别是MOV（OP）=（A）H、STA（OP）=（1B）H、LDA（OP）=（3C）H。其中，MOV是传送指令，STA为写数指令，LDA为读数指令。试分析3种指令的指令格式和寻址方式特点。处理器完成哪一种操作所花时间最短？完成哪一种操作所花时间最长？第2指令的执行时间有时会等于第3种指令的执行时间吗？下列情况中，每个十六进制指令字分别代表什么操作？简述此指令的作用。①（FOFl）H/（3CD2）H：②（2856）H参考答案一、选择题、C、B、C、C、D、C、D、C、D、B、A、A、C、B、B二、填空题16、并行串行复用17、系统软件应用软件系统软件18、总线I/O设备（或输入输出设备）19、内容行地址表段表、页表和快表20、1万亿神威美国、日本21、cache主存22、符号位阶码尾数23、指令系统CISC24、优先级仲裁向量控制逻辑25、集中式分布式三、名词解释题26、兼容：计算机部件的通用性。27、CCD：电荷耦合器件，用于图像输入。、指令格式：29、型微指令：一种微指令类型，设置微操作码字段，采用微操作码编码法，由微操作码规定微指令的功能。四、简答题30、答：统一编址和独立编址。统一编址是在主存地址中划出一定的范围作为I/0地址，这样通过访存指令即可实现对1/0的访问。但主存的容量相应减少了。独立编址，I/0地址和主存是分开的，I/0地址不占主存空间，但访存需专门的I/0指令。31DMAI/0接口（分离模式或集成模式均可）、DMA写。32、解析：设浮点数尾数采用双符号位，当尾数呈现00.1×××…×或者11.0×××…×时，即为补码规格化形式。当尾数出现01.×××…×或10.××x…×时，需要右规一次，即尾数右移一位，阶码加1。当尾数出现00.0×××…×或××x…xN次（N不定），尾数每左移一位，阶码减1，直到尾数呈现规格化形式为止。33、答：零地址指令的操作数来自ACC，为隐含约定。在一地址指令中，另一个操作数的地址通常可采用ACC隐含寻址方式获得。五、计算题34、解析：字长为32位，若按半字编址，则每个存储单元存放16位；若按字编址，则每个存储单元存放32位。若按字节编址，1MB=220×8bit208位，编址范围为00000H~FFFFFH。19位，数据寄存器为1600000H~7FFFFH。18位，数据寄存器为3200000H~3FFFFH。归纳总结：主存容量确定后，编址单位越大，对应的存储单元数量就越少。因此，随着编址单位的变大，地址寄存器的位数减少，数据寄存器的位数增加。其实这个可以这么来理解，医院需要放置1000个床位，每个房间放的床位多了，需要的房间自然就少了。35、64.解析：首先将x和y转换成浮点数x=125=0.11111010×2011y=-18.125=-0.10010001×20101x补 由于jx=00，0111，因此[jx]=00，0111，同理[-jy]=11，1011故[j]=00，0111；x补 补y[-j]=00，0101；11.01101111y补下面可以按照5个步骤来做：对阶。求阶差：[∆]=[jx]-[jx]=[jx]+[-jy]

。=000111+111011=000010𝑗补 补 补 补 补所以y的阶码要低2，故应该y向x对齐，y尾数需要右移两位，阶码加2，如下：[y]=000111，11.110110112）补尾数求差。00.11111010+00.00100101（y尾数的负数补码）01.00011111补即[x-y]=00，0111；01.00011111。补01.×××…x，说明需要右规一次即可，阶码加1，最后可得[x-y]

=00，1000；00.100011111（加了下画线的1为右规丢弃的1）补舍入处理。ft于右规低位丢1，因此尾数末位加1，即尾数变为00.10010000。溢出判断。最后阶符为0000.10010000转换为二进制真值，即500x-y=0.10010000×2001000=0.10010000×28=10010000

=001000，补36、解析：的时钟周期为1/800MHz=1.25ns。总线的时钟周期为1/200MHz=5ns。总线带宽为4B×200MHz=800MB/s或4B/5ns=800MB/s。因为每次读突发传送32B，而Cache32B1个读突发传送总线事务来完成一个主存块的读取。一次读突发传送总线事务包括一次地址传送和32B1个总线时钟周期传输地址，即5ns出需要40ns+（8-1）×5ns=75ns40ns时，数据的读取与传输是可以重叠的，所以只需要加上最后一个体读出的数据的传输时间即可，即5ns突发传送总线事物时间为5ns+75ns+5ns=85ns。BP的CPUCache命中时的指令执行时间和Cache缺失时带来的额外开销。命中时的指令执行时间：100×4×l.25ns=500ns。指令执行过程缺失时的额外开销：1.2×100×5%×85ns=510ns。可得，BP的CPU执行时间：500ns+510ns=1010ns。六、综合题37、解析：所需芯片总数（64K×32）/（16K×16）=8片，因此存储器可分为4个模块（图中用椭圆标示出来了），16K×32A15A142-4译码38、解析：流水线操作的时钟周期T应按4T=100ns.ADDR1，R2，R3（R2）+（R3）→R1（将寄存器R2和R3的内容相加存储到寄存器RI）SUBR4，R1，R5（R1）-（R5）→R4（将寄存器R1的内容减去寄存器R5的内容，并将相减的结果存储到寄存器R4）分析如下：首先这两条指令发生写后读（RAW）相关。两条指令在流水线中的执行情况见表。ADD指令在时钟4时将结果写入寄存器堆（R1），但SUB指令在时钟3时读寄存器堆（R1）ADDR1，SUBR1SUB指令先R1.ADDR12条SUB至少应该推迟两个时钟周期SUB指令中的指令译码ADD指令的写回周期之后才能保证不会出错，见表。如果硬件上加以改进，则只延迟一个时钟周期即可（100ns）ADD指候将结果快速地送入寄存器RI