实验十八 位同步提取实验

实验十八位同步提取实验一、实验目的掌握用滤波法提取位同步信号的原理及其对信息代码的要求。掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求。掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。二、实验内容观察滤波法提取位同步信号各观测点波形。观察数字锁相环的失锁状态和锁定状态。观察数字锁相环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的关系。观察数字锁相环位同步器的同步保持时间与固有频差之间的关系。三、实验器材信号源模块一块⑥号模块一块⑦号模块一块20M双踪示波器 一台频率计（选用） 一台四、实验原理位同步锁相法的基本原理和载波同步的类似。在接收端利用鉴频器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直至获得准确的位同步信号为止。前面讨论的滤波法原理图中，窄带滤波器可以是简单的单调谐回路或晶体滤波器，可以是锁相环路。我们把采用锁相环来提取位同步信号的方法称为锁相法。下面介绍在数字通信中常采用的数字锁相环法提取位同步信号的原理。数字锁相环(DPLL)是一种相位反馈控制系统。它根据输入信号与本地估算时钟之间的相位误差对本地估算时钟的相位进行连续不断的反馈调节，从而达到使本地估算时钟相位跟踪输入信号相位的目的。DPLL通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。根据各个模块组态的不同，DPLL可以被划分出许多不同的类型。根据设计的要求，本实验系统采用超前滞后型数字锁相环(LL－DPLL)作为解决方案，图18-3是其实现结构。在LL－DPLL中，DLF用双向计数逻辑和比较逻辑实现，DCO采用加扣脉冲式数控振荡器。这样设计出来的DPLL具有结构简洁明快，参数调节方便，工作稳定可靠的优点。六、实验步骤锁相环法位同步提取将信号源模块上S5拨为“1010”，拨动拨码开关S1、S2、S3，使“NRZ”输出的24位NRZ码设置为011100101010101010101010。模块7上的S2拨为“0110”，即提取时钟选512K。在电源关闭的状态下，依照下表完成连线：源端口目的端口连线说明信号源：NRZ（32K）模块7：DIN32KNRZ码输入同步提取*检查连线是否正确，检查无误后打开电源以信号源模块“CLK2”的信号为内触发源，用示波器双踪观察模块7上“BS”波形，并与原始时钟CLK2相比较。把信号源模块上的S1拨为00000000，S2、S3不变，用示波器双踪同时观察“NRZ”和模块7上“ABSVAL”两点的波形。（结果可以看到，“NRZ”连零时“ABSVAL”为0，“NRZ”有跳变时“ABSVAL”为1）用示波器双踪同时观察“NRZ”和模块7上“SIGN”两点的波形，可以观察到“SIGN”和“NRZ”相位超前滞后的情况。用示波器双踪同时观察模块7上“INSERT”和“DEDUCT”两点的波形，可以观察到插入脉冲和扣除脉冲信号交替的给出。实验结束关闭电源，拆除连线，整理实验数据及波形完成实验报告。七、实验思考题数字锁相环固有频差为△f，允许同步信号相位抖动范围为码元宽度Ts的η倍，求同步保持时间tc及允许输入的NRZ码的连“1”或连“0”个数的最大值。答：同步保持时间：tc＝1/△fK，允许输入的NRZ码的连“1”或连“0”个数的最大值为η。2、数字锁相环同步器的同步抖动范围随固有频差增大而增大，试解释此现象。答：由公式tc＝1/△fK，当固有频差增大时，同步保持时间减小，那么抖动范围就增大。3、若将AMI码或HDB3码整流后作为数字锁相环位同步器的输入信号，能否提取出位同步信号？为什么？对这两种码的连“1”个数有无限制？对AMI码的信息代码中连“0”个数有无限制？对HDB3码的信息代码中连“0”个数有无限制？为什么？答：可以提取位同步信号，因为整流后的AMI码或HDB3码为NRZ码，自然可以提取。对这两种码连“1”个数有限制，对AMI码的信息代码中连“0”个数有限制，对HDB3码的信息代码中连“0”个数无限制，因为其连零个数不超过4个。4、试提出一种新的环路滤波器算法，使环路具有更好的抗噪声能力。答：数字环路滤波器由软件完成。可采用许多种软件算法，一种简单有效的方法是对一组N0作平均处理。设无噪声时环路锁定后ui与uo的相位差为N0/2，则在噪声的作用下，锁定时的相位误差可能大于N0/2也可能小于N0/2。这两种情况出现的概率相同，所以平均处理可以减小噪声的影响，m个Nd值的平均值为 数字滤波器的输出为Nc=No/2+Nd 实验十九帧同步提取实验一、实验目的掌握巴克码识别原理。掌握同步保护原理。掌握假同步、漏同步、捕捉态、维持态的概念。二、实验内容观察帧同步码无错误时帧同步器的维持态。观察帧同步器的假同步现象、漏识别现象和同步保护现象。三、实验器材信号源模块一块⑦号模块一块20M双踪示波器 一台频率计（选用） 一台四、实验原理（一）基本原理数字通信时，一般总是以一定数目的码元组成一个个的“字”或“句”，即组成一个个的“群”进行传输，因此群同步信号的频率很容易由于位同步信号经分频而得出，但是每群的开头和末尾时刻却无法由分频器的输出决定。群同步的任务就是要给出这个“开头”和“末尾”的时刻。群同步有时也称为帧同步。为了实现群同步，通常有两类方法：一类是在数字信息流中插入一些特殊码组作为每群的头尾标记，接收端根据这些特殊码组的位置就可以实现群同步；另一类方法不需要外加的特殊码组，它类似于载波同步和位同步中的直接法，利用数据码组本身之间彼此不同的特性来实现同步。（二）实验电路说明在本实验中，帧同步码是采用集中插入法集中插入到NRZ码的2～8位的。帧同步码识别电路所能识别的帧同步码的码型设置为1110010。在信号源模块产生的NRZ码中，帧同步码是集中插入到每帧信号的2～8位的，因此只要帧同步码识别电路在码流中能识别到与设置的帧同步码相同的码组，就会输出一个一致脉冲。先从信息流中识别出帧同步码即巴克码，而又因为一帧是由24位组成，所以要利用一个分频器。当分频器输出一个脉冲时，识别器也输出一个脉冲。只要它们相位对应输出，那么就能把帧同步提取出来。因此识别器和分频器是整个电路的核心，而且它们的相位应该严格对应。图19-4所示是由识别器、分频器和保护电路组成的帧同步信号提取电路框图。可以在CPLD里面完成。图19-4帧同步信号提取电路框图从总体上来看,本模块分为巴克码识别器及同步保护两部分。巴克码识别器包括移位寄位器、相加器和判决器，图19-4中的其余部分完成同步保护功能。当基带信号里的帧同步码无错误时（七位全对），把位同步信号和数字基带信号输入给移位寄存器，识别器就会有帧同步识别信号GAL输出，各种信号波形及时序关系如图19-5所示，GAL信号的上升沿与最后一位帧同步码的结束时刻对齐。图中还给出了÷24信号及帧同步器最终输出的帧同步信号NRZ-FS，NRZ-FS的上升沿稍迟后于GAL的上升沿。÷24信号是将位同步信号进行24分频得到的，其周期与帧同步信号的周期相同（因为一帧24位是确定的），但其相位不一定符合要求。当识别器输出一个GAL脉冲信号时（即捕获到一组正确的帧同步码），在GAL信号和同步保护器的作用下，÷24电路置零，从而使输出的÷24信号下降沿与GAL信号的上升沿对齐。÷24信号再送给后级的单稳电路，单稳调置为下降沿触发，其输出信号的上升沿比÷24信号的下降沿稍有延迟。图19-5帧同步器信号波形同步器最终输出的帧同步信号NRZ-FS是由同步保护器中的与门3对单稳输出的信号及状态触发器的Q端输出信号进行“与”运算得到的。电路中同步保护器的作用是减小假同步和漏同步。当无基带信号输入（或虽有基带信号输入但相加器输入低于门限值）时，识别器没有输出（即输出为0），与门1关闭、与门2打开，单稳输出信号通过与门2后输入到÷4电路，÷4电路的输出信号使状态触发器置“0”，从而关闭与门3，同步器无输出信号，此时Q的高电平把判决器的门限置为高、且关闭或门、打与门1，同步器处于捕捉态。只要识别器输出一个GAL信号（因为判决门限比较高，这个GAL信号是正确的帧同步信号的概率很高），与门4就可以输出一个置零脉冲使÷24分频器置零，÷24分频器输出与GAL信号同频同相的周期信号（见图17-5）。识别器输出的GAL脉冲信号通过与门1后使状态触发器置“1”，从而打开与门3，输出帧同步信号FS-OUT，同时使判决器门限降为低、打开或门、同步器进入维持状态。在维持状态下，因为判决门限较低，故识别器的漏识别概率减小，假识别概率增加。但假识别信号不影响÷24电路的工作状态，与门3输出的仍是正确的帧同步信号。在维持状态下，识别器也可能出现漏识别。但由于漏识别概率比较小，连续几帧出现漏识别的概率更小。只要识别器不连续出现四次漏识别，则÷4电路不输出脉冲信号，维持状态保持不变。若识别器连续出现四次漏识别，则÷4电路输出一个脉冲信号，使维持状态变为捕捉状态，重新捕捉帧同步码。不难看出，若识别器第一次输出的脉冲信号为假识别信号（即首次捕获到的是信息数据中与帧同步码完全相同的码元序列），则系统将进入错误码的同步维持状态，由于本实验系统是连续传输以一帧为周期的周期信号，所以此状态将维持下去，但在实际的信息传输中不会连续传送这种周期信号，因此连续几帧都输出假识别信号的概率很小，所以这种错误码率的同步维持状态存在的时间是短暂的。当然，同步保护器中的÷4电路的分频比也可以设置为其它值，此值越大，在维持状态下允许的识别器的漏识别概率也越大。实验步骤将信号源模块和模块7固定在主机箱上，将塑封螺钉拧紧，确保电源接触良好。将信号源模块上S5拨为“1010”，拨动拨码开关S1、S2、S3，使“NRZ”输出的24位NRZ码设置为011100100101100110101010（开关拨上为1，发光二极管亮；拨下为0，发光二极管灭）关闭电源状态下，按照下表完成实验连线：源端口目标端口连线说明信号源：NRZ（32K）模块7：DINS5拨为“1010”，同步提取输入*检查连线是否正确，检查无误后打开电源模块7的S2设置为“0110”。用示波器观察模块7上“NRZFS”波形。拨动信号源模块上的拨码开关S1、S2、S3，设置为“01110010”、“10101010”、“01110010”，用示波器双踪同时观察信号输出点NRZ-FS“帧同步输出”与GAL“假识别输出”的波形，比较两个波形的差异。（结果可以看到，信号输出点“假识别输出”输出的信号中包含了两个脉冲，这是因为数据信号中包含了与帧同步码相同的码组，所以帧同步提取电路提取出了两个脉冲，但经过假识别保护电路后，从信号输出点“帧同步输出”输出的信号中就只包含正确的帧同步信号了。实验结束关闭电源，拆除连线，整理实验数据及波形完成实验报告。七、实验思考题根据实验结果，画出处于同步状态及失步状态时电路各点的波形。答：帧同步输出和假识别输出测试点（双踪观察）输出的波形（将SW103、SW104、SW105设置为011100101010101001110010）2、假识别保护电路是如何使假识别信号不形成假同步信号的？答：在本实验中，帧同步识别器第一次识别到的与帧同步码相同的码元序列被认为一定就是正确的帧同步码而不会是与帧同步码完全相同的数据（因为当各模块上电复位后NRZ码是从第一位开始输入帧同步识别电路的，而帧同步集中插入在NRZ码的第二位至第八位，所以帧同步识别电路第一次识别到的与帧同步码相同的码元序列一定就是正确的帧同步码）。此后只要识别器输出一致脉冲信号，就将该信号延迟24位以后再与第一次识别到的帧同步信号比较，若相位相同，则输出正确的帧同步信号，若相位不同，则判断为假识别信号，给予滤除。3、假识别保护电路是如何保护识别器避免假识别正确的帧同步信号的？答：当识别器输出一致脉冲信号，就将该信号延迟移位，当发现该信号还未延迟24位就与第一次识别到的帧同步信号的相位相同，则判断为漏识别信号，给予滤除。直到延迟24位后与第一次识别到的帧同步信号的相位相同，则输出正确的帧同步信号。4、试设计一个后方保护电路，使识别器连续两帧有信号输出且这两个识别脉冲的时间间隔为一帧的时候，同步器由失步态转为同步态。与门答：框图如下图所示：与门分频器分频器位同