EDA实验指导-VHDL实验讲义

--目 录 第一章 EDA_VHDL实验设计 1-1、应用QuartusII完成基本组合电路设计 1-2. 应用QuartusII完成基本时序电路的设计 1-3. 设计含异步清0和同步时钟使能的加法计数器 1-4. 7段数码显示译码器设计 1-5. 8位数码扫描显示电路设计 1-6. 数控分频器的设计 1-7. 在QuartusII中用原理图输入法设计8位全加器 1-8. 在QuartusII中用原理图输入法设计较复杂数字系统 1-9.用QuartusII设计正弦信号发生器 1-10.8位16进制频率计设计 1-11.序列检测器设计 1-12.VHDL状态机A/D采样控制电路实现 1-13.数据采集电路和简易存储示波器设计 1-14.比较器和D/A器件实现A/D转换功能的电路设计 1-15移位相加硬件乘法器设计 1-16采用流水线技术设计高速数字相关器 1-17线性反馈移位寄存器设计 1-18循环冗余校验(CRC)模块设计附录：GW48EDA/SOPC主系统使用说明 第一节：GW48教学系统原理与使用介绍， 第二节：实验电路结构图 第三节：步进电机和直流电机使用说明 第四节：SOPC适配板使用说明 第五节：GWCK/PK2/PK3系统万能接插口与结构图信号/与芯片引脚对照表章L.用I)悉的L)容用成2选1例图3)容件图TT(s: Ny:TDT；1:AT2:ATDEV;例】YaT(,,:Ny:TTDYEeFaSFs='Ny=a;Ey=b;DDDEe;图双2选1图1-2mux21a功能时序波形)容是式图键为制键为制2和1接为为和为号y器为择0接z5接2接z键键制。))计1用成)以1出8加.用I)悉的L)容例例】YE;EL;Y1TK:NC;D:NC;Q:TCD;EvF1L1:C; SFTDK=' N1=D;DDS;Q=1; D)容例例】S)FK=' NQ=D;DDS;)容个1个8，：在9成8输入n出；在A于8A式图键键1入8键键3入8键8键7入键9清码6码5管1位。键8清由0键8路路8器清0。)容1和2容。.清0)悉L)例例】YEEY0TN:NQ:T3OT:TCDEvF0,,EI:3OFT='N I=S);FTD'N FN='N FI<9N I=I+; ,9E I=S; DDDFI=9NT=; E T=DQ=; DD)容在例)容验)容用pI)容除p件1缩F用过S的1)容于pI择，钟K择)例号Q=Q+). 7)习7习L的E)7用如4或0制D，是2是6足6方在D例为7号S的7图8的7当S的7接段例8的T6O7O)。)容例在I、图图7例】YE;EL;YST(A:N3OS:T6O));D;EeFS(A)EAN">S=";N">S=";N">S=";N">S=";N">S=";N">S=";N">S=";N">S=";N">S=";N">S=";N">S=";N">S=";N">S=";N">S=";N">S=";N">S=";NS>L;DE;DS;D;)容选8式图码8码键键键6键5)容图用L的B个4块S例图的p是4d是7式码8键3按2为1号。)图路 图. 8))图是8的8h是8由8号8。3仅3它7个在8得8号例中kG为7接、a7T图的88中8个3作程2程3是7例程1对8扫当8"2A值程3，当8在8F。例】YEEYDT( K :N

图8

G :T6O;T :T7O)EeFDL8:2OL A:RE0O(8)E8N">T=";A=1;N">T=";A=3;N">T=";A=5;N">T=";A=7;N">T=";A=9;N">T=";A=1;N">T=";A=3;N">T=";A=5;NS>L;DE;DSFTDK='N8=8+DDS2;(A)EAN0>G=;N1>G=N2>G=;N3>G=N4>G=;N5>G=N6>G=;N7>G=N8>G=;N9>G=N0>G=;N1>G=N2>G=;N3>G=N4>G=;N5>G=NS>L;DE;DS)容例G的8与T的8与图将A的8图钟K择择)容例程1加8个4有8自D时1-6.))例)图例程G和V的作用，并画出该程序的L电路图。100.0µs 200.0µs 300.0s 400.0s图值DTK)的K值图)容例式图键键1入8数K由0选z出T键键1)容例成6如M)用2例个8)例】YEEYFT( K:ND:N7OT:TCEeFFL L::E8:7OFTDK='F8="8=; L=;E 8=8+;L=; DDDSG;:E2:FTDL='2=T;F2='NT=;ET=DDDSV;.在I计8)用个8位用A)个8由8个1器出t号n)容、键键键接、管接m和)容的1成8、式图键键1入8键键3入8码58位。)述8序.在I)中4字成8)用2用4个8钟)成2式码2和1，率N接钟K接择2=号N为1为8与).用I悉I其M与A容在sI用e括pIA中M成1例】Y;EEYTT(K:N; T:TR7O)8ECFTTm 器Mds:NR5O6k:NCq:TR7O)DL1:R5O;K) MFTDK='N;1DD1:mT,q>的A的是V号；：A。择8式2的8口与A的、4是钟K是率2V电8V载f到A波与8将8：1由3图据M和此3据M波图1件D在A含2M由5据M由MM是A的B或B钟K率0择4及A率f： f=0图2程 34据M计M用C用PB6真 78图I9件1程 0的L图程t的L容例据M为为用F格用C容用M口M向A的用8与AA上配置的2或1高速器件。实告据的内出报包计、设程析真、测.8位6)计8位6)为1计1清图的图L号N个1的2图的L当N保号D前1存器B的6制7期性的清0信而不断闪烁锁存信号后必须有一清0信号T对计数器进行清零为下1秒的计数作作准备。)实验内容：分别仿测试模块例、例和例，再合例完成频率计的整设计和硬实现并给出其测频序波形及其析建议选验电路模式8个数码以6进制式显示测频出待测频输入N由0输入，频率可选、、z等；Z测频制信号Z可由2输入用跳线选。时8是6)容例为8位0是8个4的是1)容用M例8例)容环L的M的z或zL意L脚或，于将z向)】Y;EEYLTK:N; -N:T; -T:T; -d:TC ; -DEvFLLK:(K)FTDK='N -K=TDDS,F'D'N-ET=;DDd=T; N=DY;EYBT( K:NN:N1OT:T1O)DEvFB,FTDK='NT=DDD】Y;EEYBTN:N; -R:N; -L:N; -T:T1O;-DEvFBLI:1O,,FR='N I=; -FTDN='FL='NI=I+;DDDT=D】Y;YEYTT(Z:NN:NT:T1O)DEcFTTTK:N; -N:T; -T:T; -d:TC ; -DTTN:N; -R:N; -L:N; -T:T1O;-DTT( K:NN:N1OT:T1O)DL1:L1:L1:L1:1OL1:6O1: LTKTd2: BT(K>, ,T>3:BT(N>,R>L>,1D

图.))出出例1数，。)容用I例1式图键号键)钟入N接出B接显管键2键1入2键7码6键)8的8码1光管码6的B成为。)容将8键键3作。)的L有)例】YE;EYKR:N;B:T3O;DEvFKLQ:RE0O8;LD:7O;D=1";(,R)FR='N Q=0;FTD'NEQN>FN=)NQ=1;EQ=0;DF;N>FN=)NQ=2;EQ=0;DF;N>FN=)NQ=3;EQ=0;DF;N>FN=)NQ=4;EQ=0;DF;N>FN=)NQ=5;EQ=0;DF;N>FN=)NQ=6;EQ=0;DF;N>FN=)NQ=7;EQ=0;DF;N>FN=)NQ=8;EQ=0;DF;NS>Q=0;DE;DF;DS;(Q)FQ=8B=";出”B=";出”DF;DS;Dv;.L机D)对D器9)9例。9是S的8位D有8制8的8单V图TE是3、如1或2由3由EC约sC在C号E的8此9例】YEYTD:N7O;K:N; C:N; E:T; T:T; E:T; A:T; 0:T; Q:T7O;DEvFTEsS,,,);L,:s0;LL :7OLK :;-A=Q=;0=K;:)NEeN;e=;N;e=;N>F)Ne=;Ee=;DF; N>;e=N>;e=NS>e=DE;DSM;:SFTD)N;DDSG; -:S)-F'DTN L=D;DDS1;D1-13ADC0809)用I例测例对9式9钟K有zT接接C接E接钟K接，A接B和C接9的8接出Q码。将8A的7使9使A自9于KD载9的f的A0选z转8为9信例A=的1信入9的1管8和7示96自A管2和1自9)例).)握MM块L悉D和A与A解L)用A制9将的8)器的M与A间加1A部B在a分A于B由B速O作DD图.件T制9其L例相。.件例B于M的9钟0由当0自9的M钟个0过9入B当出M时取于K描M在M口上过9.件个89N)容设自9的1在e用I统M数入M)容图得T进T除T)容图对9和2的验E键1K接择式V使，键1置A=自位入M键使0择z于M过I的M入M。图9)容置A=由0即0V将8钟z”将z了9的0例置A=调E在V。用4M0接。键1入M)容从M完入M件入M和过A)容图过个A的X而Y的A出M，例】YEEYBTR:NK:NE:NT:T8OT:TCDEvFBLI:8OL0:0=0N'FR='NI=FTD0='NI=I+;DDT=;T=D.和A现D))图器1和2的8位D当压i于1由A于21”压当i1，当i1在1A向2压i得i)容例图中A式钟K接R键接1接据码8和7向A0接将8A的5码5将A的7与1式52与1与1”测先用R谐例】YE

图和A成DEYCT(K :N;1:N;R :N;D :T7O)A:T7O)ECFCLI:7O);D=I;,,FR='N I=FTDK='F1='NI=I+;DD; 中DA=IN'E")容该实验的有2索从0D5)计8)由8的8来为为数图为H和H器例T及即6数器BK于8器B位为11器H8数入8存在6器B高8为0至8在B1器于1当NT出当NT。8元由是是图当H和H第1在B是第8是。的L例】Y; -EYBT(,D:NN:N7OB:TCDEvFBL8:7OS,FTDK='FD='N8=E6O)=7ODDDB=; -D例】Y; EEYBT(N:NA,B:N7OS:T7OT:TCDEvFBL,B:8O; ;7O;D例】Y;EYHS -T(N:NN:N7OT:T7O)DEvFH,RIN0O7P -)=)DDDD例】Y;EYEYBS -T,R:ND:N8OQ:T5O)DEvFBLS:5O,F'N位FTD'6O)7O位5O)=; -位DDQ=D例】DYEEYLT,T:NL:TCDEvFLLB:3O,L=FT='NB=FTDK'FB<8NB=B+;DDD,,FT='FB<8NT=ET=;DET=;DDD例】YEeY8S -T(T:N,B:N7OT:T5O)DEcF8TT(,T:N,L:TCDTT(N:NN:N7OT:T7O)DTTN:N,B:N7OS:T7OT:TCDTT(,D:NN:N7OB:TCDTT( ,R:ND:N8OQ:T5O)DL,,,,B:LD:7OLN:8OLT:5OT=; T=F'NF'N ; DD1:LT,,2:BT,,,B3:HTN>,N>T>4:BTN>,5O,S>7O,T>)5:B T,,,TD)容的L在I以H以H对8例电)容择8键键18键4和键36由4管键8入键7入T清)容如如清0出K当8考程序：例。)容的8于6个M)例例验2验3图86 ))个1为0为1如N由N和N个1电)容行4例。用E成4个1例】p=aR)EpN">c=; N">c=; N">c=; N">c=; N">c=; -NS>c=DD)容容1的4行6用I并)容骤4的4行6图用I)容的6用3流)钟k行)7 )用L计用A现R)R即rktrCN图的R出R上r的r图为。)图个为在4利的I在8A)题种R图图中R图R图种R)题图的R行C入，r。)的I )验C用A)C即cyk过C方为Ck和r位C中r位C校过k的1r是C，模2CC掉r位C成2加5位CC和C检的C图5的C2息； a号 ； 的2； 上5位C的7位C例的C为为5为2sdata

CRC校验

datacrco

datacrci

CRC校验

datafinirdatadatald

生成模块

hsend hrecv

检错模块

errorclk clk】YEEEYm

图CT,d:Na :N1Oo:T6Oi:N6Oa :T1Oi:T,d:TDEmFmTf:5O)=-,Lt:4OLp :1OL:6OLt:Er:5OtDk=)t='Dd=)Np=m=;t=S>;d=;t=t='Dt<)Nt=t+)=)Nr=1O)Rp=4O)&5O)&Ep=0O)&; D'D)Nm&1Od=;t=t+'D)N =; DDDEr:5OtDk=)t='Dv=)Np=6Oc=;t=S>0=; t=='Dt<)Ni=;t=t+r=1O)R)=)p=4O)&5O)&Ep=0O)&Dt='Dt=)Ni=a=6O;t=4O)=1O)0=;DDDDD)容)容入m的C和C一在A)题对t位t。)题出C用。)题要8次C个k)述C8C节 88项用8！验件AA的O的O。8述8列A这2有3的D适的A和D对8注）生2的3结了3）家D有A有C拟A）V，于e的0”的0如B能的A对p机1图I对e列S件4和1)为A供V和V工图。5仅2对e于上1的S用0I图。2线2对V如1于如B自C和A将键键8此8与键键42此6键1键8的键9键4管管6”由于0个的、z和则9供4入体第3）2将C与8成2与2一2构图。A对A图对2，图K。)图。注于2_将2与A与1的0和1图响A注K机1接验望1的2与C0与1的1的0）2为A与C和C使C于K的1图对2图对K。”A换成D与A实图构A关波A果。行AV。入D换器9道0和9对9作出构关9插关9用9D路。9D图构5：．D将与5使止9使使A对9。）1生V是9的口1当11与1用1使9第5脚择1构。）0法以1与A目型D构。）和D的)关仅K载这进A的5接)座S择号8图1的)座2条0K图1于K了0的0目构图1第3K此0关仅K构5图。关仅2将8配8这8图。C板于K块C拟A拟A对0拟A的R8阵仅K拟A通要6的RV与1及2）的A图仅2CN于V第1；于V第2于K第3于于V第4。。9接。2于C及DV如的的TE这是）的3电在V。）3择A仅2使A使A的A过2由A给C）A与D仅2图1图MA1制D若A有s使A制D单座D座A4c。）3仅2座3有3的O：图的8口即0和6共4组4O型7的7D出…数码管显示012…CDEF口9与8管1键8键高口9和8管6和5。键4键向D的5入4位6增为，的O同8对第3节图图a是6制7有7接7的7和为DA为示9接、8接7接6接。图b图c是61出4位2的1位

图A是0增的4位2与7对7图20接示0的7入a图d间图e，是．图的9至4共8组4位2的7统的8键1键2出2位2的8和管1至8键1入8A管4和23和1键8键3的7至2第3为第3为有0至共4为5至图键4键3入8位键2键1入8管管6和；键8图作A管8管5共4作7面管4管4键1键2图有8单图0有8的2且8的8图行2从0键7则0管8至1，图以9：图3区是8M有1个2的P插插仅K0此2如第1第2E为2注M能1的M或A。个2于K有1的2。D。A。1。。2图5的O用M管8共6但M与A将M入A的、1件A制A止MM与A与2的22D与M用止用9止望D和M速D如M与1口7图与2个4位2的和键2入4管图键8键5键5和1图。键键1置8位2键6此8向0从8至1图管8码数码是图图1仅2构构共1为2的1图1图在2系图7图5图图数码8

数码7

数码6

数码5

数码4

数码3

数码2

数码1扬声器译码器译码器译码器译码器译码器译码器译码器译码器

SPEAKERPIO19-PIO16SPEAKERPIO23-PIO20PIO27-PIO24PIO31-PIO28

8译码器

7译码器

6译码器

5 4 3 2译码器

1扬声器

SPEAKER

D8 D7 D6 D5 D4

D3 D2 D1

PIO35-PIO32PIO39-PIO36PIO43-PIO40FPGA/FPGA/CPLD目标芯片CLOCK0CLOCK2CLOCK5CLOCK9

D8PIO39

D7PIO38

D6PIO37

D5PIO36

D4PIO35

D3PIO34

D2PIO33

D1PIO32

PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28FPGA/CPLD目标芯片PIO39-PIO32PIO49PIO7PIO6

PIO5

PIO4

PIO3

PIO2

PIO7--PIO2PIO11-PIO8

PIO48PIO15-PIO12PIO11-PIO8D16 D15 D14 D13 D12 D11

HEX

HEX

PIO15-PIO12实验电路结构图

D16

D15

HEX

HEX

HEX

HEX

PIO7-PIO4PIO3-PIO0键8 键7 键6

键5 键4

键3 键2 键1

NO.0

键8 键7

键6 键5

键4 键3

键2 键1

NO.1图2图0 图3图18 7 6

5 4译码器

3译码器

2译码器

1译码器

FPGA/CPLD目标芯片PIO3-PIO0PIO7-PIO4PIO11-PIO8PIO15-PIO12

8

7

6

5

4

3

2

1

PIO19-PIO16PIO23-PIO20PIO27-PIO24SPEAKERPIO31-PIO28SPEAKERPIO35-PIO32PIO39-PIO36PIO22-PIO16接g,f,e,d,c,b,aPIO30-PIO24接g,f,e,d,c,b,a七段PIO38-PIO32接g,f,e,d,c,b,a

PIO22-PIO16PIO30-PIO24PIO38-PIO32

D8 D7 D6 D5 D4 D3 D2 D1

PIO43-PIO40PIO47-PIO44FPGA/CPLDPIO46-PIO40接g,f,e,d,c,b,a

直接与7段显示器相接 PIO46-PIO40PIO15

PIO14

PIO13

PIO12

PIO11

PIO10

PIO9

PIO8

PIO15-PIO8PIO7PIO6D10 D9

PIO49PIO48

D16 D15 D14 D13 D12 D11 D10 D9

PIO5PIO4PIO3PIO2PIO1PIO0

键8 键7 键6

键5 键4

键3 键2 键1

实验电路结构图NO.2

8 7

6 5

4 3

2 1

实验电路结构图NO.3图4图2 图5图8 7 6

5 4 3 2 1

8译码器

7 6译码器

5译码器

4 3译码器

2译码器

1译码器

扬声器译码器译码器

译码器

译码器

时钟计数器

串行输出

PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44PIO10

D8 D7

D6 D5

D4 D3 D2

PIO19-PIO16PIO23-PIO20PIO27-PIO24SPEAKERPIO31-PIO28SPEAKERPIO35-PIO32PIO39-PIO36D1FPGA/CPLDD8D7

D6D5

D4D3

D2D1

PIO47

PIO46

PIO45

PIO44

PIO43

PIO42

PIO41PIO40

目标芯片LOAD

串行输出显示

FPGA/CPLD目标芯片PIO8

PIO47-PIO40PIO7PIO6CLOCK

CLEAR

PIO9PIO11PIO15-PIO12

PIO5PIO4PIO3PIO2

D16 D15 D14

PIO7-PIO4PIO3-PIO0

D16 D15 D14 D13 D12 D11 D9

PIO0单脉冲键8 键7

单脉冲键6 键5

HEX键4 键3

HEX键2

HEX键1

实验电路结构图NO.4

单脉冲键8 键7 键6

单脉冲键5 键4 键3

单脉冲键2 键1

实验电路结构图NO.7图6图4 图9图8 7 6 5 4 3 2 1

扬声器译码器译码器译码器

SPEAKERPIO39-PIO36PIO43-PIO40PIO47-PIO44D8 D7

D6 D5

D4 D3

D2 D1

PIO10D C B A

D C B A

FPGA/CPLD 预置串行输入数

目标芯片PIO8

PIO11串行输入脉冲

PIO9

D16 D15 D14

PIO15-12PIO7-4PIO3-0单脉冲单脉冲HEX

HEX

HEX

HEX

HEX

实验电路结构图键8 键7

键6 键5

键4 键3

键2 键1

NO.8图0图8 图1图图3K的A和2PIO48 1

A18/A19

VCC32

VCC

628128(PIN30->VCC,PIN3->A14,PIN29->WE，PIN31->A15)PIO10 2

A16

A18/A15/WE31

PIO9

29C040(PIN31->WE,PIN1->A18,PIO47 3PIO14 4PIO39 5PIO38 6PIO37 7PIO36 8PIO35 9PIO3410PIO3311PIO3212PIO2413PIO2514PIO2615GND16

A14(A15)A12A7A6A5A4A3A2A1A0D0D1D2GND

62646225662812827642725627512270102702027040AIN027080AIN0AIN1102+5VRAM/ROMAIN1102+5V

A17/VCC30WR/A1429A1328A827A926A1125OE24A1023CS122D721D620D519D418D317

PIO49PIO46PIO45PIO11PIO12PIO13PIO62PIO15PIO31PIO30PIO29PIO28滤波1滤波1A/D使能转换结束比较器DS8使能

PIN30->A17,PIN3->A15,PIN29->A14)27040(PIN31->A18,PIN30->A17,PIN3->A15,PIN29->A14)27020(PIN30->A17,PIN3->A15,PIN29->A14)27010(PIN30->VCC,PIN3->A15,P29->A14)注意，PIO62同时是键11的信号线VCCRAM/ROM使能GND87654321拨码开关 5th使能5th使能ROM使能262725（拨码1：“ROM使能ON”即将CS1262725VCC

202-2202-2 U 750KHZACLOCKIN-0IN-1

拨码1：ROM/RAM使能，即它们的CS1接地

VCC21msb2-1119182-310ADC08092-421msb2-1119182-310ADC08092-482-5152-6142-717lsb2-87OC

拨码2：默认关闭向上拨，由厂家通知升级拨码4：8数码管显示开关，默认打开拨码5：应用LM311使能，见下图DD-ADD-B(24)22DD-C(23)ALE9ENABLEref(+)12ref(-)16DD-ADD-B(24)22DD-C(23)ALE9ENABLEref(+)12ref(-)16START

4PIO765PIO7713GND

PS/2上接口66J6 167

R76200

R（PIO60）

VCC8VGA2

R77200 J74视频接口

G（PIO61） 45 3 R78200

B（PIO63）

PIO465

PS/2下接口10 1314

HS（PIO64）VS（PIO65）

PIO4513GND8 7 6

5 4 3 2 1

扬声器

（拨码8：“滤波1ON”即连接滤波电容）滤波1译码器

译码器

PIO23PIO22PIO23PIO22PIO21PIO20PIO19PIO18PIO17PIO16PIO8PIO32

译码器

拨码6拨码6

PIO33PIO35PIO33PIO35拨码7PIO34

译码器

译码器

PIO19-PIO16

COMM

103

6 7.2K7

AOUTD8 D7

D6 D5

D4 D3 D2

PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44CLOCK0D1 CLOCK2

5 TL082/2WR12DAC0832

R725.1K+12

AIN0

VCCPIO15PIO14PIO13

PIO12

PIO11

PIO10

PIO9

PIO8

CLOCK5CLOCK9PIO15-PIO8PIO7

EU2

FB9IOUT111

51pFC27281

10KPIO6PIO5PIO4

PIO24

7D0

IOUT212 3/CS1 418

+1228FPGA/CPLD目标芯片FPGA/CPLD目标芯片

PIO25PIO26

6D15D2

WR2XFER17

TL082/1PIO2

PIO27

4D3AGND3D16 D15 D14 D13 D12 D11 D10 D9

PIO1PIO0

PIO2816D4DGND10PIO2915D5

-12

LM311

4-12键8 键7 键6

键5 键4

键3 键2 键1

NO.5

PIO3014D6PIO3113D7

VREF8VCC20

COMP（拨码5：“比较器ON”即连接PIO37与COMP）图7图58 7 6

5 4 3 2 1

PIO22-PIO16接g,f,e,d,c,b,aPIO30-PIO24接g,f,e,d,c,b,a段PIO38-PIO32接g,f,e,d,c,b,a

PIO22-PIO16PIO30-PIO24SPEAKERPIO38-PIO32SPEAKERPIO46-PIO40接g,f,e,d,c,b,a

(7接)

PIO46-PIO40D8D7

D6D5D4D3D2D1

FPGA/CPLDPIO16PIO17PIO18PIO19PIO20PIO21PIO22PIO23

CLOCK0CLOCK2CLOCK5CLOCK9PIO13D16

PIO12D15

PIO11D14

PIO10D13

D12PIO9

D11PIO8

PIO13-PIO8PIO7-PIO4PIO3-PIO08 7

6 5

4 3

HEX2

HEX1

NO.6图8图6 图22：8复位键接PC机串行通讯接口

PIO68 1PIO69 2PIO70 3PIO71 4

40VCC39P0038P0137P02

GNDD+（PIO65）D-（PIO64）VCC

20192019181716 LCD15 液晶显示屏14131211109876543215 32B4

PIO72 5PIO73 6PIO74 7PIO75 8RESET 9P30 10

36P0335P04AT89C5134AT89C5133P0632P0731EA

P24P23P07P06P0