数字电路试题及答案（共8篇）

第34页共34页数字电路试题及答案〔共8篇〕篇1：数字电路笔试题数字电路笔试题1、同步电路和异步电路的区别是什么?(仕兰微电子)2、什么是同步逻辑和异步逻辑?(汉王笔试)同步逻辑是时钟之间有固定的因果关系，异步逻辑是各时钟之间没有固定的因果关系。3、什么是“线与”逻辑，要实现它，在硬件特性上有什么详细要求?(汉王笔试)线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。4、什么是Setup和Holdup时间?(汉王笔试)5、setup和holdup时间,区别.(南山之桥)6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。(未知)7、解释setup和holdtimeviolation，画图说明，并说明解决方法。(威盛VIA.11.06上海笔试试题)Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提早时钟上升沿(如上升沿有效)T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。假如holdtime不够，数据同样不能被打入触发器。建立时间(SetupTime)和保持时间(Holdtime)。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。假如数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。(仕兰微电子)9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。假如布尔式中有相反的信号那么可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平?TTL与S电平可以直接互连吗?(汉王笔试)常用逻辑电平：12V，5V，3.3V;TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS那么是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。11、如何解决亚稳态。(飞利浦-大唐笔试)亚稳态是指触发器无法在某个规定时间段内到达一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。12、IC设计中同步复位与异步复位的区别。(南山之桥)13、MOORE与MEELEY状态机的特征。(南山之桥)14、多时域设计中,如何处理信号跨时域。(南山之桥)15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。(飞利浦-大唐笔试)Delayq,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。(威盛VIA2023.11.06上海笔试试题)18、说说静态、动态时序模拟的优缺点。(威盛VIA2023.11.06上海笔试试题)19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA2023.11.06上海笔试试题)20、给出一个门级的图，又给了各个门的传输延时，问关键途径是什么，还问给出输入，使得输出依赖于关键途径。(未知)21、逻辑方面数字电路的卡诺图化简，时序(同步异步差异)，触发器有几种(区别，优点)，全加器等等。(未知)22、卡诺图写出逻辑表达使。(威盛VIA2023.11.06上海笔试试题)23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?(威盛笔试题circuitdesign-beijing-03.11.09)25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)27、用mos管搭出一个二输入与非门。(扬智电子笔试)28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。(威盛笔试题circuitdesign-beijing-03.11.09)29、画出NOT,NAND,NOR的符号，真值表，还有transistorlevel的电路。(Infineon笔试)30、画出CMOS的图，画出tow-to-onemuxgate。(威盛VIA2023.11.06上海笔试试题)31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试)32、画出Y=A*B+C的cmos电路图。(科广试题)33、用逻辑们和cmos电路实现ab+cd。(飞利浦-大唐笔试)34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。(仕兰微电子)35、利用4选1实现F(x,y,z)=xz+yz'。(未知)36、给一个表达式f=[被过滤]x+[被过滤]x+[被过滤]xx+[被过滤]x用最少数量的与非门实现(实际上就是化简)。37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。(Infineon笔试)38、为了实现逻辑(AXORB)OR(CANDD)，请选用以下逻辑中的一种，并说明为什么?1)INV2)AND3)OR4)NAND5)NOR6)XOR答案：NAND(未知)39、用与非门等设计全加法器。(华为)40、给出两个门电路让你分析^p异同。(华为)41、用简单电路实现，当A为输入时，输出B波形为…(仕兰微电子)42、A,B,C,D,E进展投票，多数服从少数，输出是F(也就是假如A,B,C,D,E中1的'个数比0多，那么F输出为1，否那么F为0)，用与非门实现，输入数目没有限制，(未知)43、用波形表示D触发器的功能。(扬智电子笔试)44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试)45、用逻辑们画出D触发器。(威盛VIA2023.11.06上海笔试试题)46、画出DFF的构造图,用verilog实现之。(威盛)47、画出一种CMOS的D锁存器的电路图和幅员。(未知)48、D触发器和D锁存器的区别。(新太硬件面试)49、简述latch和filp-flop的异同。(未知)50、LATCH和DFF的概念和区别。(未知)51、latch与register的区别,为什么如今多用register.行为级描绘中latch如何产生的。(南山之桥)52、用D触发器做个二分颦的电路.又问什么是状态图。(华为)53、请画出用D触发器实现2倍分频的逻辑电路?(汉王笔试)54、怎样用D触发器、与或非门组成二分频电路?(东信笔试)55、Howmanyflip-flopcircuitsareneededtodivideby16?(Intel)16分频?56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage.(未知)57、用D触发器做个4进制的计数。(华为)58、实现N位JohnsonCounter,N=5。(南山之桥)59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢?(仕兰微电子)60、数字电路设计当然必问Verilog/VHDL，如设计计数器。(未知)61、BLOCKINGNONBLOCKING赋值的区别。(南山之桥)62、写异步D触发器的verilogmodule。(扬智电子笔试)moduledff8(clk,reset,d,q);inputclk;inputreset;input[7:0]d;output[7:0]q;reg[7:0]q;always@(posedgeclkorposedgereset)if(reset)q篇2：数字电路课件一、根底分析^p要教好这门课程，就必需要让学消费生浓重的学习兴趣，要到达这一目的光说说是不行的，要让学生知道在生活中的应用，相信数字电路学起来简单，并提供一些实在可行的学习方法，适当提出一些合理化要求。并就该课程的教法说与同学听，听取学生的意见，争取能用学生喜欢的方式去教育学生，为了学生的一切出发，到达教好这门课程的目的，让学生学有所获。二、学科分析^p该学科他可以独成一体，学习起来与以前的专业知识联络不大，与数学关系不亲密。应用相当广泛。在我们生活的方方面面都有应用，20世纪90年代开场，整个社会进入数字化、信息化、知识化时代，数字技术与国民经济和社会生活的关系日益亲密。计算机、计算机网络、通信、电视及音像传媒、自动控制、医疗、测量等无一不纳入数字技术并获得较大技术进步。例：Inter、程控、挪动通信、可视、会议电视、数字电视、数字相机、VCD、DVD、交通灯、广告牌等等。要求有一定的想象力，要有严谨的思维习惯。要求同学们要建立起信心，做好准备来学好该科目。三、数字电路的特点及分析^p方法数字通信系统：抗干扰才能强，保密性好，容量大；〔例如手机〕数字化测量：精度高，功能完备，具有数控测试功能：〔例如数字示波器〕数字设备：精度高、功能完备、智能化。〔扩展讲数字电视和数码照相机〕计算机：最具代表性的数字系统，具有极强的信息处理和控制才能。要从生活应用出发来讲数字电路的应用，为了开掘学生的学习积极性，让学生例兴数字电路在生活产品中的应用。作用：进步学生的学习兴趣，提升学生的欣赏品位，扩宽学生视野。四、数字电路学习资料来〔以进步学生的学习兴趣，扩宽知识面〕1．《电子技术根底》不同版本教材〔例如康华光主编〕2．《555集成电路应用手册＞3．《电子报》五、小结、布置作业该堂课的主要目的是培养学生的学习积极性，并指导学生如何学好《数字电路》，针对学生的实际情况，做出分析^p，以利于该科目可以让学生真正学到些东西。并以二极管的开关特性为重点，以三极管的开关特性为辅来让学生初步认识了数字电路。知识宜浅不宜深，以培养学生的学习积极性。布置作业：1.你用过哪些数字电路产品，请列出3到10个较为典型的例子。并就其中的.一二个产品说明他的功能及优点和缺点。2.你认为的数字电路该如何学？六、答疑篇3：数字电路课件一、复习旧课问题：1.数字的特点2.数字信号与模拟信号的比拟二、针对新课内容提出问题1.什么是二、十、八、十六进制数？2.怎么将二、八、十六进制数转换为十进制数？三、自学、讨论阶段在此阶段，老师要注意观察学生学习情况，对问题可以适当引导，但是不能透露答案，对违背课堂纪律的同学〔玩手机、看报纸杂志、睡觉、聊天等〕要重点提醒，维持好课堂纪律，并注意时间的控制。四、提问、评定、讲解阶段十进制是日常生活中最常使用的进位计数制。在十进制数中，每一位有0~9十个数码，所以4计数的基数是10。超过9的数必须用多位数表示，其中低位和相邻高位之间的进位关系是“逢十进一”。二进制数的进位规那么是“逢二进一”，其进位基数R=2，每位数码的取值只能是0或1，每位的权是2的幂。八进制数的进位规那么是“逢八进一”，其基数R=8十六进制数的特点是：①采用的16个数码为0、1、2、…、9、A、B、C、D、E、F。符号A~F分别代表十进制数的10~15。②进位规那么是“逢十六进一”，基数R=16，每位的权是16的幂。五、答疑就本次课的内容个别答疑、辅导。六、就新课内容提出问题1.怎么将十进制数转换为二、八、十六进制数？2.常用的码制有哪些？有什么特点？篇4：数字电路笔试题目数字电路笔试题目1、同步电路和异步电路的区别是什么？〔仕兰微电子〕2、什么是同步逻辑和异步逻辑？〔汉王笔试〕同步逻辑是时钟之间有固定的因果关系，异步逻辑是各时钟之间没有固定的因果关系。3、什么是“线与”逻辑，要实现它，在硬件特性上有什么详细要求？〔汉王笔试〕线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。4、什么是Setup和Holdup时间？〔汉王笔试〕5、setup和holdup时间,区别.〔南山之桥〕6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。〔未知〕7、解释setup和holdtimeviolation，画图说明，并说明解决方法。〔威盛VIA.11.06上海笔试试题〕Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提早时钟上升沿〔如上升沿有效〕T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。假如holdtime不够，数据同样不能被打入触发器。建立时间(SetupTime)和保持时间〔Holdtime〕。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。假如数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。〔仕兰微电子〕9、什么是竞争与冒险现象？怎样判断？如何消除？〔汉王笔试〕在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。假如布尔式中有相反的信号那么可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL与S电平可以直接互连吗？〔汉王笔试〕常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS那么是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。11、如何解决亚稳态。〔飞利浦－大唐笔试〕亚稳态是指触发器无法在某个规定时间段内到达一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。12、IC设计中同步复位与异步复位的区别。〔南山之桥〕13、MOORE与MEELEY状态机的特征。〔南山之桥〕14、多时域设计中,如何处理信号跨时域。〔南山之桥〕15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。〔飞利浦－大唐笔试〕Delayq,还有clock的delay,写出决定最大时钟的因素，同时给出表达式，〔威盛VIA2023.11.06上海笔试试题〕18、说说静态、动态时序模拟的优缺点。〔威盛VIA2023.11.06上海笔试试题〕19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。〔威盛VIA2023.11.06上海笔试试题〕20、给出一个门级的图，又给了各个门的传输延时，问关键途径是什么，还问给出输入，使得输出依赖于关键途径。〔未知〕21、逻辑方面数字电路的卡诺图化简，时序〔同步异步差异〕，触发器有几种〔区别，优点〕，全加器等等。〔未知〕22、卡诺图写出逻辑表达使。〔威盛VIA2023.11.06上海笔试试题〕23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。〔威盛〕24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?〔威盛笔试题circuitdesign-beijing-03.11.09〕25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？〔仕兰微电子〕27、用mos管搭出一个二输入与非门。〔扬智电子笔试〕28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。〔威盛笔试题circuitdesign-beijing-03.11.09〕29、画出NOT,NAND,NOR的符号，真值表，还有transistorlevel的电路。〔Infineon笔试〕30、画出CMOS的图，画出tow-to-onemuxgate。〔威盛VIA2023.11.06上海笔试试题〕31、用一个二选一mux和一个inv实现异或。〔飞利浦－大唐笔试〕32、画出Y=A*B+C的cmos电路图。〔科广试题〕33、用逻辑们和cmos电路实现ab+cd。〔飞利浦－大唐笔试〕34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。〔仕兰微电子〕35、利用4选1实现F(x,y,z)=xz+yz'。〔未知〕36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现〔实际上就是化简〕。37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。〔Infineon笔试〕38、为了实现逻辑〔AXORB〕OR〔CANDD〕，请选用以下逻辑中的一种，并说明为什么？1〕INV

2〕AND

3〕OR

4〕NAND

5〕NOR

6〕XOR

答案：NAND〔未知〕39、用与非门等设计全加法器。〔华为〕40、给出两个门电路让你分析^p异同。〔华为〕41、用简单电路实现，当A为输入时，输出B波形为…〔仕兰微电子〕42、A,B,C,D,E进展投票，多数服从少数，输出是F〔也就是假如A,B,C,D,E中1的个数比0多，那么F输出为1，否那么F为0〕，用与非门实现，输入数目没有限制。〔未知〕篇5：数字电路课程教法探究关于数字电路课程教法探究数字电路是电类专业一门重要的专业根底理论课程.文中对更新观念,优化教学内容,改革教学方法,强化实训环节进展了讨论.作者：王彩平

作者单位：廊坊市电子信息工程学校,河北廊坊,065000

刊名：湖南中学物理・教育前沿

英文刊名：CUTTINGEDGEEDUCATION

年，卷(期)：

“”(12)

分类号：G642.4

【关键词】：^p：数字电路

教学方法

学习积极性

实训

篇6：数字电路实训心得体会数字电路又可称为逻辑电路，通过与(&)，或(>=1)，非(o)，异或(=1)，同或(=)等门电路来实现逻辑。逻辑电路又可分为组合逻辑电路和时序逻辑电路。组合逻辑电路是指在某一时刻的输出状态仅仅取决于在该时刻的输入状态，而与电路过去的状态无关。TTL和CMOS电路：TTL是晶体管输入晶体管输出逻辑的缩写，它用的电为5V。CMOS电路是由PMOS管和NMOS管(极一般接地)组合而成，电电压范围较广，从1.2V-18V都可以。CMOS的推挽输出：输出高电平时N管截止，P管导通;输出低电平时N管导通，P管截止。输出电阻小，因此驱动才能强。CMOS门的漏极开路式：去掉P管，输出端可以直接接在一起实现线与功能。假如用CMOS管直接接在一起，那么当一个输出高电平，一个输出低电平时，P管和N管同时导通，电流很大，可能烧毁管子。单一的管子导通，只是沟道的导通，电流小，假如两个管子都导通，那么形成电流回路，电流大。输入输出高阻：在P1和N1管的漏极再加一个P2管和N2管，，当要配置成高阻时，使得P2和N2管都不导通，从而实现高阻状态。静态电流：输入无状态反转(上下电平变换)情况下的电流。动态电流：电路在逻辑状态切换过程中产生的功耗，包括瞬间导通功耗和负载电容充放电功耗两局部。门电路的上升边沿和下降边沿是不可防止的，因此在输入电压由高到低或由低变高的过程中到达Vt附近时，两管同时导通产生尖峰电流。该损耗取决于输入波形的好坏(CMOS工艺)，电电压的大小和输入信号的重复频率。电路的负载电容的充放电也是很大的一局部。ESD保护：Electro-Staticdischarge,静电放电。输入输出缓冲器：是缓冲器，不是缓存器，就是一个CMOS门电路。输入缓冲器的作用主要是1，TTL/CMOS电平转换接口;2，过滤外部输入信号噪声。输出缓冲器的作用是增加驱动才能。配成输入形式不一定比输出形式更省电：输入形式时输入缓冲器会翻开，而输出形式时输出缓冲器会翻开。TESEO上GPIO数据存放器读写的注意点：配置成普通GPIO时，假如配置成输出口，那么写数据存放器会直接输出该电平，读数据存放器实际就是读锁存器中最后一次被写入的值。假如被配置成输入口，并且上下拉使能的话，那么写数据存放器就是配置上下拉电阻，而读数据存放器就是读输入引脚的缓冲器，返回的是该引脚的当前电平状况。有些平台会有专门的状态存放器，无论当前引脚被配置成输入还是输出，读该专门的状态存放器都返回该引脚的当前电平状况。引脚的BOOTstate是指在上电重启或硬重启时引脚的状态，resetrelease之后的状态为resetstate，resetstate和state有可能不一样。TESEO的UART0_TX为boot1，该引脚的信号在上电重启或硬重启时会被锁存，以备resetrelease时给defaultregistermap用。IO的电电压配置：IO引脚归属于不同IOring，不同的IOring可以被输入不同的电压。CPU在判决IO的逻辑电平时会和IOring的电平(乘以上下电平的系数)作比拟。数字电路中的摆幅：输入摆幅和输出摆幅。输入摆幅指的是最低输入高电平和最高输入低电平的差值，输出摆幅指的是最低输出高电平和最高输出低电平之间的差值，TTL的摆幅偏小。在时序逻辑电路里，假如输入的时钟停顿，那么整个电路的功耗很低，原因是时序逻辑电路里的很多小单元的输出是由时钟驱动的，时钟停顿，根本就是高阻态。假如将整个模块的电断了，那么就会更加省电。篇7：数字电路课程设计的心得体会数字电路课程设计的心得体会课程设计刚开场，拿着选定的题目不知如何入手。毕竟课程设计不同于实验课，电路图和程序都要自己设计。静下心来，仔细分析^p题目，再加上指导老师的说明与提示和同组成员的帮助，心中才有了谱。将整个系统根据不同的功能化分成模块，再分别进展设计，逐个攻破，最后再将其整合即可。用VHDL进展设计，首先应该理解，VHDL语言是一种全方位硬件描绘语言，包括系统行为级，存放器传输级和逻辑门级多个设计层次。应充分利用VHDL“自顶向下”的设计优点以及层次化的设计概念，层次概念对于设计复杂的数字系统是非常有用的，它使得我们可以从简单的单元入手，逐渐构成庞大而复杂的系统。通过使用EDA编程既方便有快捷的实现了程序本次设计的程序已经在硬件系统上得到了验证,实验说明,此设计方法可以满足多种不同把戏彩灯的变化要求,并且该方法便于扩展不同变化形式的彩灯把戏。但是试验中也出现了一些不纯熟的操作问题和一些复杂程序的不能完全理解都需要我在平时多学习，进一步的完善自己。在实习中经常会遇到一些自己可能暂时无法想明白的问题，请教同学或老师是很好的做法，节省时间也会从别人上上学到更多。在设计时和同学互相交流各自的想法也是很重要的，不同的.人对问题的看法总有差异，我们可以从交流中获得不同的思路，其别人的设计一定有比你出色的地方，很好的借鉴，并在大家的商讨中选择最优方案最终一定会得到最好的设计方法。电子技术课程设计是配合电子技术根底课程与实验教学的一个非常重要的教学环节。它不但能稳固我们已所学的电子技术的理论知识，而且能进步我们的电子电路的设计程度，还能加强我们综合分析^p问题和解决问题的才能，进一步培养我们的实验技能和动手才能，启发我们的创新意识几创新思维。整个课程设计过程我都认真地完成了，对此，我总结了以下几点：第一，两人一组，既加强了我们的动手才能，又让我们学会了团结一致，共同合作才能研究出最好的方案。我们将理论联络实际，在交流中获得进步，从问题中进步自己。第二，本次课程设计加深了我对EDA技术的进一步深化理解。熟悉了VHDL程序编写和原理图输入法的优缺点，为我以后更好地运用MAX+PlusII奠定了良好的根底。第三，通过这次课程设计，使我受益颇多。理解到课程实习设计是开端，连接是关键，测试是必须。既稳固了课堂上学到的理论知识，又掌握了常用集成电路芯片的使用。在此根底上学习了数字系统设计的根本思想和方法，学会了科学地分析^p实际问题，通过查资料、分析^p资料及请教老师和同学等多种途径，独立解决问题。同时，也培养了我认真严谨的态度。篇8：最全数字电路笔试题目最全数字电路笔试题目1、同步电路和异步电路的区别是什么?(仕兰微电子)2、什么是同步逻辑和异步逻辑?(汉王笔试)同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。3、什么是“线与”逻辑，要实现它，在硬件特性上有什么详细要求?(汉王笔试)线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。4、什么是Setup和Holdup时间?(汉王笔试)5、setup和holdup时间,区别.(南山之桥)6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。(未知)7、解释setup和holdtimeviolation，画图说明，并说明解决方法。(威盛VIA2023.11.06上海笔试试题)Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提早时钟上升沿(如上升沿有效)T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。假如holdtime不够，数据同样不能被打入触发器。建立时间(SetupTime)和保持时间(Holdtime)。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。假如数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。(仕兰微电子)9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。假如布尔式中有相反的信号那么可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平?TTL与S电平可以直接互连吗?(汉王笔试)常用逻辑电平：12V，5V，3.3V;TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS那么是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。11、如何解决亚稳态。(飞利浦-大唐笔试)亚稳态是指触发器无法在某个规定时间段内到达一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。12、IC设计中同步复位与异步复位的区别。(南山之桥)13、MOORE与MEELEY状态机的特征。(南山之桥)14、多时域设计中,如何处理信号跨时域。(南山之桥)15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。(飞利浦-大唐笔试)Delayq,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。(威盛VIA2023.11.06上海笔试试题)18、说说静态、动态时序模拟的优缺点。(威盛VIA2023.11.06上海笔试试题)19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA2023.11.06上海笔试试题)20、给出一个门级的图，又给了各个门的传输延时，问关键途径是什么，还问给出输入，使得输出依赖于关键途径。(未知)21、逻辑方面数字电路的卡诺图化简，时序(同步异步差异)，触发器有几种(区别，优点)，全加器等等。(未知)22、卡诺图写出逻辑表达使，(威盛VIA2023.11.06上海笔试试题)23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的.和。(威盛)24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?(威盛笔试题circuitdesign-beijing-03.11.09)25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)27、用mos管搭出一个二输入与非