半导体存储器课件

第6章第6章第6章：6.1半导体存储器概述按速度由快到慢，容量由小到大，存储器可分为：cpu寄存器、高速缓冲存储器、主存储器、辅助存储器。本章介绍采用半导体存储器及其组成主存的方法CPUCACHE主存（内存）辅存（外存）第6章：6.1半导体存储器概述按速度由快到慢，容量由小到大第6章：6.1.1半导体存储器的分类按制造工艺分双极型存储器：速度快、集成度低、功耗大MOS型存储器：速度慢、集成度高、功耗低按信息存储方式分随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：正常只读、断电不丢失详细分类，请看图示第6章：6.1.1半导体存储器的分类按制造工艺分详细分类，半导体存储器只读存储器（ROM）随机存取存储器（RAM）静态RAM（SRAM）动态RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）电擦除可编程ROM（EEPROM）详细展开，注意对比半导体只读存储器随机存取存储器静态RAM（SRAM）掩膜式R第6章：⑴随机存取存储器RAM第6章：⑴随机存取存储器RAM第6章：⑵只读存储器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除第6章：⑵只读存储器ROM掩膜ROM：信息制作在芯片中，不可6.1.2半导体存储器的性能指标1、存储容量

存储容量＝字数×字长

＝N

×M

（M为I/O电路数（数据线根数））存储单元数每单元的存储位数N=2n(n为地址线根数）6.1.2半导体存储器的性能指标1、存储容量存储单元数每单2、存取速度

一般用最大存取时间或存取周期来描述。存取周期愈短，其存取速度愈高

3、功耗

包括“维持功耗”和“操作功耗”。应在保证速度的前提下尽可能减小功耗，特别是“维持功耗”。4、可靠性

可靠性一般是指存储器抗外界电磁场、温度等因素变化干扰的能力。平均无故障间隔时间可达几千小时以上。5、价格2、存取速度第6章：6.2.1半导体存储器芯片的结构①存储体存储器芯片的主要部分，用来存储信息②地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元

③片选和读写控制逻辑选中存储芯片，控制读写操作第6章：6.2.1半导体存储器芯片的结构①存储体第6章：①存储矩阵（存储体）存储体是存储1或0信息的电路实体，它由许多个存储单元组成，可存储1位（位片结构）或多位（字片结构）二进制数据，每一位二进制数需要一个基本存储电路。存储体中的基本电路配置成一定的阵列并进行编址，因此也叫存储矩阵。存储芯片中基本存储电路的排列通常有：N×1、N×4、N×8三种。示例第6章：①存储矩阵（存储体）存储体是存储1或0信息的电路实体存储容量与地址、数据线个数有关：芯片的存储容量(N×M) ＝存储单元数×存储单元的位数＝2n×M

n：芯片的地址线根数M：芯片的数据线根数存储容量与地址、数据线个数有关：译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码地址译码器单译码结构双译码结构双译码可简化芯片设计主要采用的译码结构译码器A56301存储单元64个单元行译码A2710列译码A对地址信号译码，有两种译码编址方法。单译码方式

地址译码器只有一个，存储单元呈线性排列。译码输出的字选择线直接选中与地址码对应的存储单元。选择线数目较多，适用于小容量字结构存储器。双译码方式地址译码器有两个。减少芯片内的地址译码电路，但速度慢。选择线数目较少，适用于大容量的存储器。第6章：2.地址译码电路对地址信号译码，有两种译码编址方法。第6章：2.地址译码（1）单译码方式（1）单译码方式（2）双译码方式（2）双译码方式第6章：3.片选和读写控制逻辑片选端CS或CE

有效时，可以对该芯片进行读写操作输出OE

输出开放引线段,高电平有效，允许芯片内数据输出该控制端对应系统的读控制线写WE

写开放引线段,低电平有效，控制写操作。有效时，数据进入被寻址的单元中该控制端对应系统的写控制线R/W读/写控制引线端,高电平进行读操作;低电平进行写操作第6章：3.片选和读写控制逻辑片选端CS或CE4、三态双向缓冲器1）数据输入/输出采用三态双向缓冲器控制，可方便地与系统数据总线相连接。2）读操作：CS、OE、R/W,WE为高，数据从基本存储电路经三态双向缓冲器传送至系统数据总线。

写操作：CS为高，R/W,WE为低，数据从系统数据总线三态双向缓冲器传送至存储器中相应的基本存储电路。

非读/写操作：CS、OE为低，三态双向缓冲器对系统数据总线呈现高阻状态，使存储器芯片与系统数据总线完全隔离。

4、三态双向缓冲器1）数据输入/输出采用三态双向缓冲器控制，第6章：6.2.2静态RAMSRAM的基本存储单元是触发器电路;每个基本存储单元存储二进制数1位,由6个晶体管组成;许多个基本存储单元形成行列存储矩阵;SRAM一般采用“字结构”存储矩阵：每个存储单元存放多位（4、8、16等）每个存储单元具有一个地址SRAM2114SRAM6264第6章：6.2.2静态RAMSRAM的基本存储单元是触发*1.静态基本存储单元电路构成（6个NMOS场效应管）图6-5NMOS静态基本存储电路工作过程读出字线为高电平，从位线读出数据。写入字线为高电平，从位线写入*1.静态基本存储单元电路图6-5NMOS静态基本存储电*2.静态RAM电路构成图6-7静态RAM芯片的结构示意图*2.静态RAM电路构成图6-7静态RAM芯片的结构示第6章：SRAM芯片2114存储容量为1024×418个引脚：10根地址线A9～A04根数据线I/O4～I/O1片选CS读写WE123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*A6A5A4A3A0A1A2CS*GND功能第6章：SRAM芯片2114存储容量为1024×4118Vc第5章：SRAM芯片6264存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CS1、CS2读写WE、OE功能+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615第5章：SRAM芯片6264存储容量为8K×8+5VNC126.2.3动态RAM(DRAM)DRAM的基本存储单元是单个场效应管及其极间电容;数据以电荷的形式直接存在极间电容上;必须配备“读出再生放大电路”进行刷新每次同时对一行的存储单元进行刷新许多个基本存储单元形成行列存储矩阵DRAM一般采用“位结构”存储体：每个存储单元存放一位需要8个存储芯片构成一个字节单元每个字节存储单元具有一个地址6.2.3动态RAM(DRAM)DRAM的基本存储单元是1.基本存储电路行选线列选线Q1Q2C1C2图6-9动态基本存储电路*工作过程写入W=1,Y=1Q通D=0C1放电写入0D=1C1充电写入1读出

W=1,Y=1,Q通C1电荷较多为1,则C1被放电,使D=1,此后C1上无电荷,因此动态RAM是破坏性读出.读出过程:先读出,后写入1.基本存储电路行选线列选线Q1Q2C1C2图6-9动*工作过程刷新每隔2ms必须刷新一次。W=1，Y=0，Q通每行中所有数据位被读出，并放大和刷新。由于Y=0，在数据线D不能读出数据。*工作过程1）读出信息必须经过灵敏的读出放大器才能输出。

因：C2/C1≈10(芯片容量越大，C2越大），因此读“1”时的电压增量与读“0”时的电压增量相差只有几百毫伏。2）破坏性读出。

因C2、C1间的电荷重分配破坏了原存信息，读出后需重写。3）信息不能长久保存。

因未选通时，泄漏电流使C1不断放电，同时C1很小，所以存储电荷的保存时间很短，通常不超过2ms，故必须在2ms时间内对存储信息进行周期性再生或刷新。注：1）读出信息必须经过灵敏的读出放大器才能输出。注：动态存储器的结构及组成1）存储矩阵2）地址译码器（分时复用）

注：地址信号分时复用，RAS有效，用于行译码；CAS有效，用于列译码。3）控制电路RAS：行地址选通信号CAS：列地址选通信号WE：写允许信号

注：无CS片选信号线4）三态双向缓冲器动态存储器的结构及组成1）存储矩阵2、动态存储器芯片举例

存储容量为64K×116个引脚：8根地址线A7～A01根数据输入线DIN1根数据输出线DOUT行地址选通RAS*列地址选通CAS*读写控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A712345678161514131211109DRAM芯片21642、动态存储器芯片举例存储容量为64K×1NCVSS116半导体存储器课件3、动态RAM的刷新注：

1）刷新按行进行，一个刷新周期（往往与读/写周期相等）对一行的所有基本存储电路都刷新一遍。2）在“允许存储器操作信号”及“刷新命令”的共同控制下，来自CPU或外部电路的刷新行地址计数器的信号选通存储器的某一行（列信号处于高阻态），进行刷新。

3）刷新次数等于单个存储矩阵的行数N

设N=2n，n为刷新地址计数器的触发器位数。3、动态RAM的刷新注：CPU利用刷新周期进行刷新操作，刷新周期往往与读/写周期相等。根据刷新周期时间的不同，通常有三种刷新方式：（1）定时集中刷新方式。（2）非同步的刷新方式。（3）同步刷新方式。CPU利用刷新周期进行刷新操作，刷新周期往往与读/写周期第6章：6.2.4RAM存储容量的扩展方法这是本章的重点内容SRAM、EPROM与CPU的连接译码方法同样适合I/O端口第6章：6.2.4RAM存储容量的扩展方法这是本章的重点第6章：存储芯片数据线的处理若芯片的数据线正好8根：一次可从芯片中访问到8位数据全部数据线与系统的8位数据总线相连若芯片的数据线不足8根：一次不能从一个芯片中访问到8位数据利用多个芯片扩充数据位这个扩充方式简称“位扩充”第6章：存储芯片数据线的处理1、位扩展方式

用16K×1的芯片→16K×8的存储器

图6-11位扩展方式连接方式

1、位扩展方式用16K×1的芯片→16K×8的存储器2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数其它连接都一样这些芯片应被看作是一个整体，常被称为“芯片组”例

用1K×4的芯片→1K×8的存储器2114A9～A0I/O4～I/O1片选D3～D0D7～D4第6章：存储芯片地址线的连接芯片的地址线通常应全部与系统的低位地址总线相连寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”第6章：存储芯片地址线的连接芯片的地址线通常应全部与系统的低第6章：片内译码A9～A0存储芯片000H001H002H…3FDH3FEH3FFH全0全1000000000000000000010000000010…111111110111111111101111111111范围（16进制)A9~A0第6章：片内译码A9～A0存储芯片000H全00000000字扩展方式存储系统常需利用多个存储芯片扩充容量，也就是扩充了主存储器地址范围，这种扩充简称为“地址扩展”或“字扩展”进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现字扩展方式存储系统常需利用多个存储芯片扩充容量，也就是扩充了用16K×8的芯片→64K×8的存储器

图6-12字扩充连接方式

用16K×8的芯片→64K×8的存储器字扩展例用1K×8的芯片→2K×8的存储器片选端D7～D0A19～A10A9～A0A9～A0D7～D0CE1K×8（1）A9～A0D7～D0CE译码器000000000100000000001K×8（2）字扩展例用1K×8的芯片→2K×8的存储器片选端D

字位扩展

当存储芯片的位数和单元数都不能满足存储要求时，就要同时进行位扩展和字扩展，即字位扩展。设芯片容量

J×K存储器容量M×N

，其中J<M且K<N

扩展方法：用N/K块芯片组成一个芯片组实现位扩展，用M/J个这种芯片组满足存储单元数的要求。因此共需芯片总数：

N/K×M/J字位扩展当存储芯片的位数和单元数都不第6章：(1)译码和译码器译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程译码电路可以使用门电路组合逻辑译码电路更多的是采用集成译码器常用的2:4译码器：74LS139常用的3:8译码器：74LS138常用的4:16译码器：74LS154第6章：(1)译码和译码器译码：将某个特定的“编码输入”翻译译码器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引脚图Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理图译码器74LS1381234567891011121314174LS138的功能表74LS138的功能表*第6章：⑵全译码全译码：所有的系统地址线均参与对存储单元的译码寻址，包括片内译码：低位地址线对芯片内各存储单元的译码寻址片选译码：高位地址线对存储芯片的译码寻址采用全译码，每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多示例*第6章：⑵全译码全译码：所有的系统地址线均参与对存储单元的*全译码示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范围A12~A0A19A18A17A16A15A14A13*全译码示例A15A16CE31382764A19A12～*第6章：⑶部分译码部分译码：只有部分高位地址线参与对存储芯片的译码。每个存储单元将对应多个地址（地址重复），需要选取一个可用地址可简化译码电路的设计，但系统的部分地址空间将被浪费示例*第6章：⑶部分译码部分译码：只有部分高位地址线参与对存储芯*部分译码示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3*部分译码示例138A17A11～A0A14(4)(3)*第6章：⑷线选译码线选译码：只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）虽构成简单，但地址空间严重浪费必然会出现地址重复（一个存储单元对应多个存储地址）一个存储地址会对应多个存储单元多个存储单元共用的存储地址不应使用示例*第6章：⑷线选译码线选译码：只用少数几根高位地址线进行芯片切记：

A14A13＝00的情况不能出现00000H～01FFFH的地址不可使用*线选译码示例A14A12～A0A13(1)2764(2)2764

CECE切记：A14A13＝00的情况不能出现*线选译码示例A16.2.5存储器系统与CPU系统连接实例

一、EPROM、RAM子系统与CPU主系统的连接二、

8086CPU的最小模式与静态RAM的连接

6.2.5存储器系统与CPU系统连接实例一、EPROCPU与RAM存储器系统连接时主要需要解决:

数据总线(DB)地址总线(AB)控制总线(CB)

的问题CPU与RAM存储器系统连接时主要需要解决:1、存储器的地址分配和片选问题；2、控制信号的连接问题；3、CPU总线的负载能力问题；4、CPU的时序和存储器芯片的存取速度的配合问题。

存储器芯片同CPU连接时要注意的问题：1、存储器的地址分配和片选问题；存储器芯片同CPU连接时要注1.总线驱动CPU的总线驱动能力有限单向传送的地址和控制总线，可采用三态锁存器和三态单向驱动器等来加以锁存和驱动双向传送的数据总线，可以采用三态双向驱动器来加以驱动1.总线驱动CPU的总线驱动能力有限2.时序配合分析存储器的存取速度是否满足CPU总线时序的要求如果不能满足：考虑更换芯片总线周期中插入等待状态TW切记：时序配合是连接中的难点2.时序配合分析存储器的存取速度是否满足CPU总线时序的RAM存储器与CPU的连接

图6-13用2114芯片组组成4096×8存储器

RAM存储器与CPU的连接例：2114(1k*4)与8088CPU的连接,要求组成容量为2K*8的存储器，要求地址是连续的。2114与8088CPU的连接（最小模式）DBA0

A9A0

A9A0

A9A0

A9A0

A9CSCSCSCSWEWEWEWED3D0D7D4D7D4D3D02114211421142114D7D0CPUA19

A10IO/M1K1KWRABCB片选译码•

••••2114与8088CPU的连接（最小模式）DBA0A9第6章：教学要求1.

了解各类半导体存储器的应用特点2.熟悉半导体存储器芯片的结构3.掌握SRAM2114、DRAM4116、EPROM2764、EEPROM2817A的引脚功能；4.掌握存储芯片与CPU连接的方法，特别是片选端的处理习题（第232页）

3第6章：教学要求1.了解各类半导体存储器的应用特点32K×8的SRAM芯片6225612345678910111213141516171819202122232425262728A14A12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CSA10OEA11A9A8A13WEVcc62256引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0OECSWED7D6D5D4D3D2D1D062256逻辑图32K×8的SRAM芯片622561234567891011SRAM2114的功能SRAM2114的功能SRAM6264的功能SRAM6264的功能EPROM2716的功能EPROM2716的功能EPROM2764的功能EPROM2764的功能门电路译码A1A0F0F1F2F3A19A18A17A16A15（b）（a）A0Y0Y1Y门电路译码A1A0F0F1F2F3A19（b）（译码器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引脚图Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理图译码器74LS1381234567891011121314174LS138的功能表74LS138的功能表全译码示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范围A12~A0A19A18A17A16A15A14A13全译码示例A15A16CE31382764A19A12～A部分译码示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3部分译码示例138A17A11～A0A14(4)(3)(切记：

A14A13＝00的情况不能出现00000H～01FFFH的地址不可使用线选译码示例A14A12～A0A13(1)2764(2)2764

CECE切记：A14A13＝00的情况不能出现线选译码示例A14第6章第6章第6章：6.1半导体存储器概述按速度由快到慢，容量由小到大，存储器可分为：cpu寄存器、高速缓冲存储器、主存储器、辅助存储器。本章介绍采用半导体存储器及其组成主存的方法CPUCACHE主存（内存）辅存（外存）第6章：6.1半导体存储器概述按速度由快到慢，容量由小到大第6章：6.1.1半导体存储器的分类按制造工艺分双极型存储器：速度快、集成度低、功耗大MOS型存储器：速度慢、集成度高、功耗低按信息存储方式分随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：正常只读、断电不丢失详细分类，请看图示第6章：6.1.1半导体存储器的分类按制造工艺分详细分类，半导体存储器只读存储器（ROM）随机存取存储器（RAM）静态RAM（SRAM）动态RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）电擦除可编程ROM（EEPROM）详细展开，注意对比半导体只读存储器随机存取存储器静态RAM（SRAM）掩膜式R第6章：⑴随机存取存储器RAM第6章：⑴随机存取存储器RAM第6章：⑵只读存储器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除第6章：⑵只读存储器ROM掩膜ROM：信息制作在芯片中，不可6.1.2半导体存储器的性能指标1、存储容量

存储容量＝字数×字长

＝N

×M

（M为I/O电路数（数据线根数））存储单元数每单元的存储位数N=2n(n为地址线根数）6.1.2半导体存储器的性能指标1、存储容量存储单元数每单2、存取速度

一般用最大存取时间或存取周期来描述。存取周期愈短，其存取速度愈高

3、功耗

包括“维持功耗”和“操作功耗”。应在保证速度的前提下尽可能减小功耗，特别是“维持功耗”。4、可靠性

可靠性一般是指存储器抗外界电磁场、温度等因素变化干扰的能力。平均无故障间隔时间可达几千小时以上。5、价格2、存取速度第6章：6.2.1半导体存储器芯片的结构①存储体存储器芯片的主要部分，用来存储信息②地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元

③片选和读写控制逻辑选中存储芯片，控制读写操作第6章：6.2.1半导体存储器芯片的结构①存储体第6章：①存储矩阵（存储体）存储体是存储1或0信息的电路实体，它由许多个存储单元组成，可存储1位（位片结构）或多位（字片结构）二进制数据，每一位二进制数需要一个基本存储电路。存储体中的基本电路配置成一定的阵列并进行编址，因此也叫存储矩阵。存储芯片中基本存储电路的排列通常有：N×1、N×4、N×8三种。示例第6章：①存储矩阵（存储体）存储体是存储1或0信息的电路实体存储容量与地址、数据线个数有关：芯片的存储容量(N×M) ＝存储单元数×存储单元的位数＝2n×M

n：芯片的地址线根数M：芯片的数据线根数存储容量与地址、数据线个数有关：译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码地址译码器单译码结构双译码结构双译码可简化芯片设计主要采用的译码结构译码器A56301存储单元64个单元行译码A2710列译码A对地址信号译码，有两种译码编址方法。单译码方式

地址译码器只有一个，存储单元呈线性排列。译码输出的字选择线直接选中与地址码对应的存储单元。选择线数目较多，适用于小容量字结构存储器。双译码方式地址译码器有两个。减少芯片内的地址译码电路，但速度慢。选择线数目较少，适用于大容量的存储器。第6章：2.地址译码电路对地址信号译码，有两种译码编址方法。第6章：2.地址译码（1）单译码方式（1）单译码方式（2）双译码方式（2）双译码方式第6章：3.片选和读写控制逻辑片选端CS或CE

有效时，可以对该芯片进行读写操作输出OE

输出开放引线段,高电平有效，允许芯片内数据输出该控制端对应系统的读控制线写WE

写开放引线段,低电平有效，控制写操作。有效时，数据进入被寻址的单元中该控制端对应系统的写控制线R/W读/写控制引线端,高电平进行读操作;低电平进行写操作第6章：3.片选和读写控制逻辑片选端CS或CE4、三态双向缓冲器1）数据输入/输出采用三态双向缓冲器控制，可方便地与系统数据总线相连接。2）读操作：CS、OE、R/W,WE为高，数据从基本存储电路经三态双向缓冲器传送至系统数据总线。

写操作：CS为高，R/W,WE为低，数据从系统数据总线三态双向缓冲器传送至存储器中相应的基本存储电路。

非读/写操作：CS、OE为低，三态双向缓冲器对系统数据总线呈现高阻状态，使存储器芯片与系统数据总线完全隔离。

4、三态双向缓冲器1）数据输入/输出采用三态双向缓冲器控制，第6章：6.2.2静态RAMSRAM的基本存储单元是触发器电路;每个基本存储单元存储二进制数1位,由6个晶体管组成;许多个基本存储单元形成行列存储矩阵;SRAM一般采用“字结构”存储矩阵：每个存储单元存放多位（4、8、16等）每个存储单元具有一个地址SRAM2114SRAM6264第6章：6.2.2静态RAMSRAM的基本存储单元是触发*1.静态基本存储单元电路构成（6个NMOS场效应管）图6-5NMOS静态基本存储电路工作过程读出字线为高电平，从位线读出数据。写入字线为高电平，从位线写入*1.静态基本存储单元电路图6-5NMOS静态基本存储电*2.静态RAM电路构成图6-7静态RAM芯片的结构示意图*2.静态RAM电路构成图6-7静态RAM芯片的结构示第6章：SRAM芯片2114存储容量为1024×418个引脚：10根地址线A9～A04根数据线I/O4～I/O1片选CS读写WE123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*A6A5A4A3A0A1A2CS*GND功能第6章：SRAM芯片2114存储容量为1024×4118Vc第5章：SRAM芯片6264存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CS1、CS2读写WE、OE功能+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615第5章：SRAM芯片6264存储容量为8K×8+5VNC126.2.3动态RAM(DRAM)DRAM的基本存储单元是单个场效应管及其极间电容;数据以电荷的形式直接存在极间电容上;必须配备“读出再生放大电路”进行刷新每次同时对一行的存储单元进行刷新许多个基本存储单元形成行列存储矩阵DRAM一般采用“位结构”存储体：每个存储单元存放一位需要8个存储芯片构成一个字节单元每个字节存储单元具有一个地址6.2.3动态RAM(DRAM)DRAM的基本存储单元是1.基本存储电路行选线列选线Q1Q2C1C2图6-9动态基本存储电路*工作过程写入W=1,Y=1Q通D=0C1放电写入0D=1C1充电写入1读出

W=1,Y=1,Q通C1电荷较多为1,则C1被放电,使D=1,此后C1上无电荷,因此动态RAM是破坏性读出.读出过程:先读出,后写入1.基本存储电路行选线列选线Q1Q2C1C2图6-9动*工作过程刷新每隔2ms必须刷新一次。W=1，Y=0，Q通每行中所有数据位被读出，并放大和刷新。由于Y=0，在数据线D不能读出数据。*工作过程1）读出信息必须经过灵敏的读出放大器才能输出。

因：C2/C1≈10(芯片容量越大，C2越大），因此读“1”时的电压增量与读“0”时的电压增量相差只有几百毫伏。2）破坏性读出。

因C2、C1间的电荷重分配破坏了原存信息，读出后需重写。3）信息不能长久保存。

因未选通时，泄漏电流使C1不断放电，同时C1很小，所以存储电荷的保存时间很短，通常不超过2ms，故必须在2ms时间内对存储信息进行周期性再生或刷新。注：1）读出信息必须经过灵敏的读出放大器才能输出。注：动态存储器的结构及组成1）存储矩阵2）地址译码器（分时复用）

注：地址信号分时复用，RAS有效，用于行译码；CAS有效，用于列译码。3）控制电路RAS：行地址选通信号CAS：列地址选通信号WE：写允许信号

注：无CS片选信号线4）三态双向缓冲器动态存储器的结构及组成1）存储矩阵2、动态存储器芯片举例

存储容量为64K×116个引脚：8根地址线A7～A01根数据输入线DIN1根数据输出线DOUT行地址选通RAS*列地址选通CAS*读写控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A712345678161514131211109DRAM芯片21642、动态存储器芯片举例存储容量为64K×1NCVSS116半导体存储器课件3、动态RAM的刷新注：

1）刷新按行进行，一个刷新周期（往往与读/写周期相等）对一行的所有基本存储电路都刷新一遍。2）在“允许存储器操作信号”及“刷新命令”的共同控制下，来自CPU或外部电路的刷新行地址计数器的信号选通存储器的某一行（列信号处于高阻态），进行刷新。

3）刷新次数等于单个存储矩阵的行数N

设N=2n，n为刷新地址计数器的触发器位数。3、动态RAM的刷新注：CPU利用刷新周期进行刷新操作，刷新周期往往与读/写周期相等。根据刷新周期时间的不同，通常有三种刷新方式：（1）定时集中刷新方式。（2）非同步的刷新方式。（3）同步刷新方式。CPU利用刷新周期进行刷新操作，刷新周期往往与读/写周期第6章：6.2.4RAM存储容量的扩展方法这是本章的重点内容SRAM、EPROM与CPU的连接译码方法同样适合I/O端口第6章：6.2.4RAM存储容量的扩展方法这是本章的重点第6章：存储芯片数据线的处理若芯片的数据线正好8根：一次可从芯片中访问到8位数据全部数据线与系统的8位数据总线相连若芯片的数据线不足8根：一次不能从一个芯片中访问到8位数据利用多个芯片扩充数据位这个扩充方式简称“位扩充”第6章：存储芯片数据线的处理1、位扩展方式

用16K×1的芯片→16K×8的存储器

图6-11位扩展方式连接方式

1、位扩展方式用16K×1的芯片→16K×8的存储器2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数其它连接都一样这些芯片应被看作是一个整体，常被称为“芯片组”例

用1K×4的芯片→1K×8的存储器2114A9～A0I/O4～I/O1片选D3～D0D7～D4第6章：存储芯片地址线的连接芯片的地址线通常应全部与系统的低位地址总线相连寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”第6章：存储芯片地址线的连接芯片的地址线通常应全部与系统的低第6章：片内译码A9～A0存储芯片000H001H002H…3FDH3FEH3FFH全0全1000000000000000000010000000010…111111110111111111101111111111范围（16进制)A9~A0第6章：片内译码A9～A0存储芯片000H全00000000字扩展方式存储系统常需利用多个存储芯片扩充容量，也就是扩充了主存储器地址范围，这种扩充简称为“地址扩展”或“字扩展”进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现字扩展方式存储系统常需利用多个存储芯片扩充容量，也就是扩充了用16K×8的芯片→64K×8的存储器

图6-12字扩充连接方式

用16K×8的芯片→64K×8的存储器字扩展例用1K×8的芯片→2K×8的存储器片选端D7～D0A19～A10A9～A0A9～A0D7～D0CE1K×8（1）A9～A0D7～D0CE译码器000000000100000000001K×8（2）字扩展例用1K×8的芯片→2K×8的存储器片选端D

字位扩展

当存储芯片的位数和单元数都不能满足存储要求时，就要同时进行位扩展和字扩展，即字位扩展。设芯片容量

J×K存储器容量M×N

，其中J<M且K<N

扩展方法：用N/K块芯片组成一个芯片组实现位扩展，用M/J个这种芯片组满足存储单元数的要求。因此共需芯片总数：

N/K×M/J字位扩展当存储芯片的位数和单元数都不第6章：(1)译码和译码器译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程译码电路可以使用门电路组合逻辑译码电路更多的是采用集成译码器常用的2:4译码器：74LS139常用的3:8译码器：74LS138常用的4:16译码器：74LS154第6章：(1)译码和译码器译码：将某个特定的“编码输入”翻译译码器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引脚图Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理图译码器74LS1381234567891011121314174LS138的功能表74LS138的功能表*第6章：⑵全译码全译码：所有的系统地址线均参与对存储单元的译码寻址，包括片内译码：低位地址线对芯片内各存储单元的译码寻址片选译码：高位地址线对存储芯片的译码寻址采用全译码，每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多示例*第6章：⑵全译码全译码：所有的系统地址线均参与对存储单元的*全译码示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范围A12~A0A19A18A17A16A15A14A13*全译码示例A15A16CE31382764A19A12～*第6章：⑶部分译码部分译码：只有部分高位地址线参与对存储芯片的译码。每个存储单元将对应多个地址（地址重复），需要选取一个可用地址可简化译码电路的设计，但系统的部分地址空间将被浪费示例*第6章：⑶部分译码部分译码：只有部分高位地址线参与对存储芯*部分译码示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3*部分译码示例138A17A11～A0A14(4)(3)*第6章：⑷线选译码线选译码：只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）虽构成简单，但地址空间严重浪费必然会出现地址重复（一个存储单元对应多个存储地址）一个存储地址会对应多个存储单元多个存储单元共用的存储地址不应使用示例*第6章：⑷线选译码线选译码：只用少数几根高位地址线进行芯片切记：

A14A13＝00的情况不能出现00000H～01FFFH的地址不可使用*线选译码示例A14A12～A0A13(1)2764(2)2764

CECE切记：A14A13＝00的情况不能出现*线选译码示例A16.2.5存储器系统与CPU系统连接实例

一、EPROM、RAM子系统与CPU主系统的连接二、

8086CPU的最小模式与静态RAM的连接

6.2.5存储器系统与CPU系统连接实例一、EPROCPU与RAM存储器系统连接时主要需要解决:

数据总线(DB)地址总线(AB)控制总线(CB)

的问题CPU与RAM存储器系统连接时主要需要解决:1、存储器的地址分配和片选问题；2、控制信号的连接问题；3、CPU总线的负载能力问题；4、CPU的时序和存储器芯片的存取速度的配合问题。

存储器芯片同CPU连接时要注意的问题：1、存储器的地址分配和片选问题；存储器芯片同CPU连接时要注1.