2014年1月电子线路EDA技术答案_第1页
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电子电路与EDA技术答案一、单项选择题（15*1）1—5：BADAB6—10：AABBA11—15:DDBAD二、名词解释（3*2）16、PLD:可编程逻辑器件17、FPGA：可编程逻辑阵列18、CPLD:复杂可编程逻辑器件三、判断改错题（4*4）19、×；改正：此描述属于自底向上；20、√21、√22、√四、简答题（4*5）2312）自顶向下的设计方345）设计工作标准化，模块可移植共享。24、答：IP核的重用指的是在设计新产品时采用已有的各种功能模块，即使进良品质。25/IO布线通道中的互连资源、嵌入式块状RAM。可编程逻辑单元实现用户指定的逻辑功能，IO是实现内部逻辑器件封装引脚之间提供了可编程接口，可编程互连资源分布在CLB的空隙，它是在各个模块间传递信号的网络。26、答：112）设置用户约束；（34）进行物理实现；2、进行时序仿真；3、五、程序分析题27（12分）(1)、in2;or;(2)、out1=1;out2=0;out3=0;out1=0;out2=1;out3=0;28、答：六、编程题29（8分）答：moduleled(data_in,data_out);input[3:0]data_in;output[6:0]data_out;reg[6:0]data_out;always@(data_in)begincase(data_in)4’b0000:data_out=7’b1000000;4’b0001:data_out=7’b1111001;4’b0010:data_out=7’b0100100;4’b0011:data_out=7’b0110000;4’b0100:data_out=7’b0011001;default:data_out=7’b1000000;endcaseendendmodule30、答：moduleFSM（clk,rst,out,ina）;inputclk,rst;inputina;outputout;regout;regstate;parameters0=2’d0,s0=2’d1;s2=2’d2,s3=2’d3;always@(posedgeclk)beginif(rst)beginstate<=s0;out<=0;endelsecase(state)2‘d0:beginif(ina==1)beginstate<=s1;out<=0;endelsebeginstate<=s0;out<=0;endend2’d1:beginif(ina==1)beginstate<=s2;out<=0;endelsebeginstate<=s0;out<=0;endend2’d2:beginif(ina==0)beginstate<=s0;out<=0;endelsebeginstate<=s3;out<=1;endend2’d3:beginif(ina==0)beginstate<=s0

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