51时序逻辑电路概述课件

第5章时序逻辑电路5.1时序逻辑电路概述5.2时序逻辑电路的分析5.3计数器5.4寄存器本章小结第5章时序逻辑电路5.1时序逻辑电路概述15.1时序逻辑电路概述图5-1时序逻辑电路方框图5.1时序逻辑电路概述图5-1时序逻辑电路方框图2时序逻辑电路按其触发器翻转的次序可分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中，所有触发器的时钟端均连在一起由同一个时钟脉冲触发，使之状态的变化都与输入时钟脉冲同步。在异步时序逻辑电路中，只有部分触发器的时钟端与输入时钟脉冲相连而被触发，而其它触发器则靠时序电路内部产生的脉冲触发，故其状态变化不同步。时序逻辑电路的基本功能电路是计数器和寄存器。讨论时序逻辑电路主要是根据逻辑图得出电路的状态转换规律，从而掌握其逻辑功能。时序逻辑电路的输出状态可通过状态表、状态图及时序图来表示。时序逻辑电路按其触发器翻转的次序可分为同步时35.2时序逻辑电路的分析5.2.1简单时序逻辑电路及分析1.电路结构图5-2简单时序逻辑电路5.2时序逻辑电路的分析5.2.1简单时序逻辑电路及分42.原理分析表5-1图5-2的状态表2.原理分析表5-1图5-2的状态表5所谓状态表是在CP脉冲触发下，时序电路输出状态（Q2Q1Q0）的转换过程表。由状态表可看出此电路的输出状态Q2Q1Q0在CP脉冲触发下由初始000状态依次递增到111状态，其递增规律为每输入一个CP脉冲，电路输出状态Q2Q1Q0按二进制运算规律加1。所以此电路是一个3位二进制加法计数器，并且是异步工作的。所谓状态表是在CP脉冲触发下，时序电路输出状6图5-3图5-2的状态图图5-3图5-2的状态图7图5-4图5-2的时序图图5-4图5-2的时序图85.2.2时序逻辑电路的分析方法1.时序逻辑电路的分析步骤采用方程推导法分析时序逻辑电路一般采用如下步骤：1)确定电路时钟脉冲触发方式我们知道，时序电路可分为同步和异步电路。同步时序电路中各触发器的时钟端均与总时钟相连，即CP1=CP2=…=CP，这样在分析电路时每一个触发器所受的时钟控制是相同的，可总体考虑。而异步时序电路中各触发器的时钟端可能是不相同的，故在分析电路时必须分别考虑，以确定各触发器的翻转条件。5.2.2时序逻辑电路的分析方法92)写驱动方程驱动方程即为各触发器输入信号的逻辑表达式，它们决定着触发器次态的去向。驱动方程必须根据逻辑图的连线得出。3)确定状态方程状态方程也称为次态方程，它表示了触发器次态与现态之间的关系。它是将各触发器驱动方程代入特性方程而得到的。2)写驱动方程104)写输出方程若电路有外部输出，如计数器进位输出等，则写出这些输出的逻辑表达式，即输出方程。5)列状态表状态表即状态转换真值表，它是将电路所有现态依次列举出来，再分别代入状态方程中求出相应的次态并列成表。通过状态表即可分析出电路的转换规律。6)状态图和时序图状态图和时序图分别是描述时序电路逻辑功能的另外两种方法。状态图是将状态表变成了图形的形式，而时序图即为电路的波形图。为了分析结果直观，可采用这两种表示方法。4)写输出方程112.时序逻辑电路分析举例例5-1时序逻辑电路如图5-5所示，试分析它的逻辑功能。图5-5例5-1的逻辑电路2.时序逻辑电路分析举例图5-5例5-12

解(1)确定电路时钟脉冲触发方式。由电路可知，该电路由3个JK触发器构成。总CP脉冲分别与每个触发器的时钟脉冲端相连，CP1=CP2=CP3=CP，因此电路是一个同步时序逻辑电路。(2)写驱动方程：解(1)确定电路时钟脉冲触发方式。13(3)列状态方程。将上述驱动方程代入JK触发器的特性方程 中，得到电路的状态方程为(3)列状态方程。14(4)列状态表。列状态表是分析过程的关键，其方法是先依次设定电路现态 ，再将其代入状态方程及输出方程，得出相应次态 及输出C，列出状态表见表5-2。在列表时可首先假定电路的现态 为000，代入状态方程，得出电路的次态 为001，再以001作为现态求出下一个次态010。如此反复进行，即可列出所分析电路的状态表。(4)列状态表。15表5-2例5-1的状态表表5-2例5-1的状态表16(5)画状态图。图5-6例5-1的状态图(5)画状态图。图5-6例5-1的状态图17图5-7例5-1的时序图图5-7例5-1的时序图18(6)画时序图。设电路的初始状态 为000，根据状态表和状态图，可画出时序图，如图5-7所示。

(7)分析逻辑功能。由状态表、状态图、时序图均可看出，此电路有8个有效工作状态，在时钟脉冲CP的作用下，由初始000状态依次递增到111状态，其递增规律为每输入一个CP脉冲，电路输出状态按二进制运算规律加1。所以此电路是一个3位二进制同步加法计数器。(6)画时序图。19

例5-2时序逻辑电路如图5-8所示，试分析它的逻辑功能。

解(1)确定电路时钟脉冲触发方式此电路由3个D触发器组成，其中FF0和FF2的时钟端与总时钟脉冲相连，而FF1的时钟端是独立的，所以此电路是异步时序电路。得例5-2时序逻辑电路如图5-8所示，试分20图5-8例5-2的逻辑电路图5-8例5-2的逻辑电路21(2)写驱动方程：(2)写驱动方程：22(3)列状态方程：(4)写出输出方程：(3)列状态方程：(4)写出输出方程：23(5)列状态表。表5-3例5-2的状态表(5)列状态表。表5-3例5-2的状态表24(6)画出状态图和时序图。图5-9例5-2的状态图(6)画出状态图和时序图。图5-9例5-2的状态图25图5-10例5-2的时序图图5-10例5-2的时序图26(7)分析逻辑功能。由状态表、状态图、时序图可分别看出，在时钟脉冲CP的作用下，电路状态由000到100反复循环，同时输出端C配合输出进位信号，所以此电路为五进制异步计数器。分析中发现还有101、110、111三个状态不在有效循环状态之内，正常工作时是不出现的，故称为无效状态。如果由于某种原因使电路进入到无效状态中，则此电路只要在时钟脉冲的作用下可自动过渡到有效工作状态中(见状态表后3行)，故称此电路可以自启动。(7)分析逻辑功能。275.3计数器5.3.1计数器的原理及分类1.计数器原理1)二进制计数器我们知道，数字系统是以二进制为计数体制的，以二进制规律计数是计数器的基本电路。触发器有两种输出状态，与二进制的0、1相对应，可作为计数器的基本单元电路。将多个触发器级联，便可构成简单的二进制计数器。5.3计数器5.3.1计数器的原理及分类28图5-113位二进制异步加法计数器图5-113位二进制异步加法计数器29图5-123位二进制异步减法计数器图5-123位二进制异步减法计数器30图5-13减法计数器的状态图图5-13减法计数器的状态图31图5-14减法计数器的时序图图5-14减法计数器的时序图32由状态图可以看出，减法计数器的计数特点与加法计数器相反：每输入1个CP脉冲，Q2Q1Q0的状态数减1，当输入8个CP后，Q2Q1Q0减小到0，完成1个计数周期。由时序图可以看出，除最低位触发器FF0受CP的下降沿直接触发外，其它高位触发器均受低一位的Q下降沿（即Q的上升沿）触发。同样，减法计数器也具有分频功能。由状态图可以看出，减法计数器的计数特点与加法33表5-4减法计数器的状态表表5-4减法计数器的状态表342）N进制计数器除了二进制计数器之外，数字系统还需用其它进制的计数器，如十进制等。如何用仅有两种状态的触发器形成N进制计数器呢？前面讨论二进制计数器时我们提到，如将3位二进制计数器看成是1位，以最高位（Q2）输出，则它就是1位八进制计数器，它有从000到111八个状态，逢8进1。2）N进制计数器35例5-3分析图5-15所示的十进制同步计数器。图5-15十进制同步计数器例5-3分析图5-15所示的十进制同步计数器。图5-136

解该计数器由四个JK触发器组成同步结构，CP0=CP1=CP2=CP3=CP，各触发器输入端J、K驱动方程如下：解该计数器由四个JK触发器组成同步结构，37将上述驱动方程代入JK触发器的特性方程，得到状态方程如下：将上述驱动方程代入JK触发器的特性方程，得到状态方程如下：38表5-5十进制同步计数器状态表表5-5十进制同步计数器状态表39

2.计数器的分类计数器的种类很多，特点各异，可按如下几种情况进行分类。按计数体制分：二进制和非二进制计数器。按计数增减分：加法计数器、减法计数器和可加可减的可逆计数器。按触发器翻转次序分：同步计数器和异步计数器。按计数集成度分：小规模集成计数器和中规模集成计数器。由若干个集成触发器和门电路经外部连接而成的计数器为小规模集成计数器，而将整个计数器集成在一块硅片上，具有完善的计数功能，并能扩展使用的计数器为中规模集成计数器。2.计数器的分类405.3.2集成计数器1.集成异步计数器表5-6异步计数器芯片5.3.2集成计数器1.集成异步计数器表5-6异41下面以二—五—十进制异步计数器（74LS290）为例作介绍。74LS290也称集成十进制异步计数器，如图5-16所示。它由4个负边沿JK触发器组成，2个与非门作置0和置9控制门。其中，S91、S92称为直接置9端，R01、R02称为直接置0端，CP0、CP1为计数脉冲输入端，Q3Q2Q1Q0为输出端。下面以二—五—十进制异步计数器（74LS242图5-16异步二进制计数器74LS290(a)逻辑图;(b)逻辑符号;(c)外引线图图5-16异步二进制计数器74LS29043图5-16异步二进制计数器74LS290(a)逻辑图;(b)逻辑符号;(c)外引线图图5-16异步二进制计数器74LS2904474LS290内部分为二进制和五进制计数器两个独立的部分。其中二进制计数器从CP0输入计数脉冲，从Q0端输出；五进制计数器从CP1输入计数脉冲，从Q3Q2Q1端输出。这两部分既可单独使用，也可连接起来使用构成十进制计数器，所以称“二—五—十进制计数器”，其功能见表5-7。74LS290内部分为二进制和五进制计数器两45表5-774290的功能表表5-774290的功能表461)异步清零当R01、R02全为高电平，S91、S92中至少有一个低电平时，不论其它输入状态如何，计数器输出Q3Q2Q1Q0=0000，故又称异步清零功能或复位功能。2）异步置9当S91、S92全为高电平时，不论其他输入状态如何，Q3Q2Q1Q0=1001，故又称异步置9功能。1)异步清零473)计数功能当R01、R02及S91、S92不全为1时，输入计数脉冲CP时开始计数。（1）二进制、五进制计数：当由CP0输入计数脉冲CP时，Q0为CP0的二进制计数输出；当由CP1输入计数脉冲CP时，Q3为CP1的五进制计数输出。（2）十进制计数：若将Q0与CP1连接，计数脉冲CP由CP0输入，则先进行二进制计数，再进行五进制计数，这样即组成标准的8421码十进制计数器，这种计数方式最为常用；若将Q3与CP0连接，计数脉冲CP由CP1输入，则先进行五进制计数，再进行二进制计数，即组成5421码十进制计数器。3)计数功能482.集成同步计数器表5-8同步计数器芯片2.集成同步计数器表5-8同步计数器芯片49图5-17同步二进制计数器74161(a)逻辑图；(b)逻辑符号；(c)外引线图图5-17同步二进制计数器7416150表5-974161的功能表表5-974161的功能表511)异步清零当RD=0时，无论其它输入端如何，均可实现4个触发器全部清零。清零后，RD端应接高电平，以不妨碍计数器正常计数工作。2)同步并行置数74161具有并行输入数据功能，这项功能是由LD端控制的。当LD=0时，在CP上升沿的作用下，4个触发器同时接收并行数据输入信号，使QDQCQBQA=DCBA，计数器置入初始数值，此项操作必须有CP上升沿配合，并与CP上升沿同步，所以称为同步置数功能。1)异步清零523)同步二进制加法计数在RD=LD=1状态下，若计数控制端EP=ET=1，则在CP上升沿的作用下，计数器实现同步4位二进制加法计数。若初始状态为0000，则在此基础上加法计数到1111状态；若已置数DCBA，则在置数基础上加法计数到1111状态。3)同步二进制加法计数534)保持在RD=LD=1状态下，若EP与ET中有一个为0，则计数器处于保持状态。此外，74161有超前进位功能。其进位输出端RCO=ET·QA·QB·QC·QD，即当计数器状态达到最高1111，并且计数控制端ET=1时，RCO=1，发出进位信号。综上所述，74161是有异步清零、同步置数的4位同步二进制计数器。4)保持54

3.用集成计数器构成N进制计数器集成计数器除了可实现本身的进制计数之外，还可利用其清零、置数等使能端进行扩展使用，用以实现成品计数器所没有的其它N进制计数器。1）实现模小于本身进制的计数器如需要的计数器进制数小于现有成品计数器，则可选择单片集成计数器，采用反馈归零法和反馈置数法实现。3.用集成计数器构成N进制计数器55

例5-4用74LS161构成七进制加法计数器。

解1采用反馈归零法：利用74LS161的异步清零端RD，强行中止其计数趋势，返回到初始零态。如设初态为0，则在前6个计数脉冲作用下，计数器QDQCQBQA按4位二进制规律从0000～0110正常计数。当第7个计数脉冲到来后，计数器状态QDQCQBQA=0111，这时，通过与非门强行将QCQBQA的1引回到RD端，借助异步清零功能，使计数器回到0000状态，从而实现七进制计数。电路图及状态图如图5-18所示。在此电路工作中，0111状态会瞬间出现，但并不属于有效循环。例5-4用74LS161构成七进制加法计56图5-18采用反馈归零法用74LS161构成七进制加法计数器(a)逻辑图；(b)状态图图5-18采用反馈归零法用74LS161构成七进制加法计数57反馈归零法适用于有清零端的集成计数器。

解2采用反馈置数法：利用74LS161的同步置数端LD，强行中止其计数趋势，返回到并行输入数DCBA状态，如图5-19所示。反馈归零法适用于有清零端的集成计数器。58图5-19采用反馈置数法用74LS161构成七进制加法计数器(a)逻辑图;(b)状态图图5-19采用反馈置数法用74LS161构成七进制加法计数592）扩展成任意进制的计数器如果所需要的计数器的进制数大于现有成品计数器，则可通过多片集成计数器扩展实现。

例5-5用74LS290构成100进制计数器。

解用两片74LS290，每一片均接成十进制计数器，然后将低位片的输出Q3连到高位片的CP0端，即采用异步级联的方式即可完成，如图5-20所示。2）扩展成任意进制的计数器60图5-20用74LS290构成100进制计数器图5-20用74LS290构成100进制计数器61

例5-6用74LS290构成78进制计数器。

解78进制计数器即当状态为01111000时回0，先用两片74LS290接成100进制计数器，再用反馈归零法构成78进制计数器，如图5-21所示。例5-6用74LS290构成78进制62图5-21用74LS290构成78进制计数器图5-21用74LS290构成78进制计数器635.4寄存器5.4.1数码寄存器在数字系统中，用以暂存数码的数字部件称为数码寄存器。由前面讨论的触发器可知，触发器具有两种稳态，可分别代表0和1，所以一个触发器便可存放1位二进制数，用多个触发器便可组成多位二进制寄存器。现以集成4位数码寄存器74LS175为例来介绍数码寄存器的电路结构和逻辑功能。5.4寄存器5.4.1数码寄存器64图5-22数码寄存器74LS175(a)逻辑图;(b)逻辑符号;(c)外引线图图5-22数码寄存器74LS17565数码寄存器74LS175由4个D触发器组成，2个非门分别作清零和寄存数码控制门。1D～4D是4个数据输入端，1Q～4Q是数据输出端，1Q～4Q是反码输出端。74LS175的功能表见表5-10，其功能如下：(1)异步清零。在RD端加低电平，各触发器异步清零。清零后，应将RD接高电平，以不妨碍数码的寄存。数码寄存器74LS175由4个D触发器组成，266(2)并行输入数据。在RD=1的前提下，将所要存入的数据D依次加到数据输入端，在CP脉冲上升沿的作用下，数据将被并行存入。(3)记忆保持。RD=1时，若CP无上升沿(通常接低电平)，则各触发器保持原状态不变，寄存器处在记忆保持状态。(4)并行输出。可同时在输出端并行取出已存入的数码及它们的反码。(2)并行输入数据。67表5-1074LS175的功能表表5-1074LS175的功能表685.4.2移位寄存器1.移位寄存器的工作原理图5-234位右移寄存器5.4.2移位寄存器1.移位寄存器的工作原理图5-269现讨论其工作原理。设需存入数码为D1D2D3D4，将它们高位在前依次加在1D端，则第1个CP脉冲到来后，D4被读入第1个触发器中，即1Q=D4；而此时，1Q又作为第2个触发器2D的输入，则在第2个CP脉冲到来后，D4又进入到第2个触发器，即2Q=D4;以后，每来1个CP脉冲，数据就右移1位，当第4个CP脉冲到来后，4个数据全部进入寄存器。表5-11示出了以上移位的工作过程。如将4Q接3D，3Q接2D，2Q接1D，且数码从4D串行输入，则组成了左移位寄存器。现讨论其工作原理。70表5-11右移寄存器的移位过程表5-11右移寄存器的移位过程712.集成移位寄存器图5-244位双向移位寄存器74LS194(a)逻辑图;(b)逻辑符号;(c)外引线图2.集成移位寄存器图5-244位双向移位寄存器74LS72表5-1274LS194的功能表表5-1274LS194的功能表7374LS194由4个D触发器组成，另有4个与或非门完成左、右移位，并行置数的切换功能。其中RD是清零端，DSL、DSR是左、右移数据输入端，S1、S0是使能控制端，ABCD是并行数据输入端，QAQBQCQD是数据输出端。具体功能如下。1)异步清零在RD端加低电平，各触发器异步清零。清零后，应将RD接高电平，以不妨碍寄存器工作。2)保持在RD=1或S1S0=00时，寄存器处于保持状态，即寄存器输出状态不变。74LS194由4个D触发器组成，另有4个与743)并行置数在RD=1及S1S0=11时，CP上升沿可进行并行置数操作，即QAQBQCQD=abcd(输入数据)。4)右移在RD=1及S1S0=01时，在CP上升沿作用下，寄存器内容依次向右移动1位，而DSR端接受输入数据。5)左移在RD=1及S1S0=10时，在CP上升沿作用下，寄存器内容依次向左移动1位，而DSL端接受输入数据。3)并行置数75本章小结本章介绍了时序逻辑电路的基本概念、分析方法及典型的时序逻辑电路计数器和寄存器。时序逻辑电路是由组合逻辑电路加存储电路构成的，是一种有记忆电路。通过使用驱动方程、状态方程、状态图、状态表等，可方便地对时序电路进行分析。本章小结本章介绍了时序逻辑电路的基本76计数器和寄存器是简单而又常用的时序逻辑器件，它们在数字系统中的应用十分广泛。计数器的类型有异步计数器和同步计数器、二进制计数器和非二进制计数器、加法计数器和减法计数器等。寄存器是利用触发器的两个稳定的工作状态来寄存数码0和1，用逻辑门的控制作用实现清除、接收、寄存和输出的功能。寄存器是用于暂存小容量信息的数字部件，将在存储器中介绍。随着集成技术的不断发展，集成数字部件越来越丰富，如何了解集成器件的功能，正确使用集成数字部件是本章的一个重要内容。计数器和寄存器是简单而又常用的时序逻辑器件，77第5章时序逻辑电路5.1时序逻辑电路概述5.2时序逻辑电路的分析5.3计数器5.4寄存器本章小结第5章时序逻辑电路5.1时序逻辑电路概述785.1时序逻辑电路概述图5-1时序逻辑电路方框图5.1时序逻辑电路概述图5-1时序逻辑电路方框图79时序逻辑电路按其触发器翻转的次序可分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中，所有触发器的时钟端均连在一起由同一个时钟脉冲触发，使之状态的变化都与输入时钟脉冲同步。在异步时序逻辑电路中，只有部分触发器的时钟端与输入时钟脉冲相连而被触发，而其它触发器则靠时序电路内部产生的脉冲触发，故其状态变化不同步。时序逻辑电路的基本功能电路是计数器和寄存器。讨论时序逻辑电路主要是根据逻辑图得出电路的状态转换规律，从而掌握其逻辑功能。时序逻辑电路的输出状态可通过状态表、状态图及时序图来表示。时序逻辑电路按其触发器翻转的次序可分为同步时805.2时序逻辑电路的分析5.2.1简单时序逻辑电路及分析1.电路结构图5-2简单时序逻辑电路5.2时序逻辑电路的分析5.2.1简单时序逻辑电路及分812.原理分析表5-1图5-2的状态表2.原理分析表5-1图5-2的状态表82所谓状态表是在CP脉冲触发下，时序电路输出状态（Q2Q1Q0）的转换过程表。由状态表可看出此电路的输出状态Q2Q1Q0在CP脉冲触发下由初始000状态依次递增到111状态，其递增规律为每输入一个CP脉冲，电路输出状态Q2Q1Q0按二进制运算规律加1。所以此电路是一个3位二进制加法计数器，并且是异步工作的。所谓状态表是在CP脉冲触发下，时序电路输出状83图5-3图5-2的状态图图5-3图5-2的状态图84图5-4图5-2的时序图图5-4图5-2的时序图855.2.2时序逻辑电路的分析方法1.时序逻辑电路的分析步骤采用方程推导法分析时序逻辑电路一般采用如下步骤：1)确定电路时钟脉冲触发方式我们知道，时序电路可分为同步和异步电路。同步时序电路中各触发器的时钟端均与总时钟相连，即CP1=CP2=…=CP，这样在分析电路时每一个触发器所受的时钟控制是相同的，可总体考虑。而异步时序电路中各触发器的时钟端可能是不相同的，故在分析电路时必须分别考虑，以确定各触发器的翻转条件。5.2.2时序逻辑电路的分析方法862)写驱动方程驱动方程即为各触发器输入信号的逻辑表达式，它们决定着触发器次态的去向。驱动方程必须根据逻辑图的连线得出。3)确定状态方程状态方程也称为次态方程，它表示了触发器次态与现态之间的关系。它是将各触发器驱动方程代入特性方程而得到的。2)写驱动方程874)写输出方程若电路有外部输出，如计数器进位输出等，则写出这些输出的逻辑表达式，即输出方程。5)列状态表状态表即状态转换真值表，它是将电路所有现态依次列举出来，再分别代入状态方程中求出相应的次态并列成表。通过状态表即可分析出电路的转换规律。6)状态图和时序图状态图和时序图分别是描述时序电路逻辑功能的另外两种方法。状态图是将状态表变成了图形的形式，而时序图即为电路的波形图。为了分析结果直观，可采用这两种表示方法。4)写输出方程882.时序逻辑电路分析举例例5-1时序逻辑电路如图5-5所示，试分析它的逻辑功能。图5-5例5-1的逻辑电路2.时序逻辑电路分析举例图5-5例5-89

解(1)确定电路时钟脉冲触发方式。由电路可知，该电路由3个JK触发器构成。总CP脉冲分别与每个触发器的时钟脉冲端相连，CP1=CP2=CP3=CP，因此电路是一个同步时序逻辑电路。(2)写驱动方程：解(1)确定电路时钟脉冲触发方式。90(3)列状态方程。将上述驱动方程代入JK触发器的特性方程 中，得到电路的状态方程为(3)列状态方程。91(4)列状态表。列状态表是分析过程的关键，其方法是先依次设定电路现态 ，再将其代入状态方程及输出方程，得出相应次态 及输出C，列出状态表见表5-2。在列表时可首先假定电路的现态 为000，代入状态方程，得出电路的次态 为001，再以001作为现态求出下一个次态010。如此反复进行，即可列出所分析电路的状态表。(4)列状态表。92表5-2例5-1的状态表表5-2例5-1的状态表93(5)画状态图。图5-6例5-1的状态图(5)画状态图。图5-6例5-1的状态图94图5-7例5-1的时序图图5-7例5-1的时序图95(6)画时序图。设电路的初始状态 为000，根据状态表和状态图，可画出时序图，如图5-7所示。

(7)分析逻辑功能。由状态表、状态图、时序图均可看出，此电路有8个有效工作状态，在时钟脉冲CP的作用下，由初始000状态依次递增到111状态，其递增规律为每输入一个CP脉冲，电路输出状态按二进制运算规律加1。所以此电路是一个3位二进制同步加法计数器。(6)画时序图。96

例5-2时序逻辑电路如图5-8所示，试分析它的逻辑功能。

解(1)确定电路时钟脉冲触发方式此电路由3个D触发器组成，其中FF0和FF2的时钟端与总时钟脉冲相连，而FF1的时钟端是独立的，所以此电路是异步时序电路。得例5-2时序逻辑电路如图5-8所示，试分97图5-8例5-2的逻辑电路图5-8例5-2的逻辑电路98(2)写驱动方程：(2)写驱动方程：99(3)列状态方程：(4)写出输出方程：(3)列状态方程：(4)写出输出方程：100(5)列状态表。表5-3例5-2的状态表(5)列状态表。表5-3例5-2的状态表101(6)画出状态图和时序图。图5-9例5-2的状态图(6)画出状态图和时序图。图5-9例5-2的状态图102图5-10例5-2的时序图图5-10例5-2的时序图103(7)分析逻辑功能。由状态表、状态图、时序图可分别看出，在时钟脉冲CP的作用下，电路状态由000到100反复循环，同时输出端C配合输出进位信号，所以此电路为五进制异步计数器。分析中发现还有101、110、111三个状态不在有效循环状态之内，正常工作时是不出现的，故称为无效状态。如果由于某种原因使电路进入到无效状态中，则此电路只要在时钟脉冲的作用下可自动过渡到有效工作状态中(见状态表后3行)，故称此电路可以自启动。(7)分析逻辑功能。1045.3计数器5.3.1计数器的原理及分类1.计数器原理1)二进制计数器我们知道，数字系统是以二进制为计数体制的，以二进制规律计数是计数器的基本电路。触发器有两种输出状态，与二进制的0、1相对应，可作为计数器的基本单元电路。将多个触发器级联，便可构成简单的二进制计数器。5.3计数器5.3.1计数器的原理及分类105图5-113位二进制异步加法计数器图5-113位二进制异步加法计数器106图5-123位二进制异步减法计数器图5-123位二进制异步减法计数器107图5-13减法计数器的状态图图5-13减法计数器的状态图108图5-14减法计数器的时序图图5-14减法计数器的时序图109由状态图可以看出，减法计数器的计数特点与加法计数器相反：每输入1个CP脉冲，Q2Q1Q0的状态数减1，当输入8个CP后，Q2Q1Q0减小到0，完成1个计数周期。由时序图可以看出，除最低位触发器FF0受CP的下降沿直接触发外，其它高位触发器均受低一位的Q下降沿（即Q的上升沿）触发。同样，减法计数器也具有分频功能。由状态图可以看出，减法计数器的计数特点与加法110表5-4减法计数器的状态表表5-4减法计数器的状态表1112）N进制计数器除了二进制计数器之外，数字系统还需用其它进制的计数器，如十进制等。如何用仅有两种状态的触发器形成N进制计数器呢？前面讨论二进制计数器时我们提到，如将3位二进制计数器看成是1位，以最高位（Q2）输出，则它就是1位八进制计数器，它有从000到111八个状态，逢8进1。2）N进制计数器112例5-3分析图5-15所示的十进制同步计数器。图5-15十进制同步计数器例5-3分析图5-15所示的十进制同步计数器。图5-1113

解该计数器由四个JK触发器组成同步结构，CP0=CP1=CP2=CP3=CP，各触发器输入端J、K驱动方程如下：解该计数器由四个JK触发器组成同步结构，114将上述驱动方程代入JK触发器的特性方程，得到状态方程如下：将上述驱动方程代入JK触发器的特性方程，得到状态方程如下：115表5-5十进制同步计数器状态表表5-5十进制同步计数器状态表116

2.计数器的分类计数器的种类很多，特点各异，可按如下几种情况进行分类。按计数体制分：二进制和非二进制计数器。按计数增减分：加法计数器、减法计数器和可加可减的可逆计数器。按触发器翻转次序分：同步计数器和异步计数器。按计数集成度分：小规模集成计数器和中规模集成计数器。由若干个集成触发器和门电路经外部连接而成的计数器为小规模集成计数器，而将整个计数器集成在一块硅片上，具有完善的计数功能，并能扩展使用的计数器为中规模集成计数器。2.计数器的分类1175.3.2集成计数器1.集成异步计数器表5-6异步计数器芯片5.3.2集成计数器1.集成异步计数器表5-6异118下面以二—五—十进制异步计数器（74LS290）为例作介绍。74LS290也称集成十进制异步计数器，如图5-16所示。它由4个负边沿JK触发器组成，2个与非门作置0和置9控制门。其中，S91、S92称为直接置9端，R01、R02称为直接置0端，CP0、CP1为计数脉冲输入端，Q3Q2Q1Q0为输出端。下面以二—五—十进制异步计数器（74LS2119图5-16异步二进制计数器74LS290(a)逻辑图;(b)逻辑符号;(c)外引线图图5-16异步二进制计数器74LS290120图5-16异步二进制计数器74LS290(a)逻辑图;(b)逻辑符号;(c)外引线图图5-16异步二进制计数器74LS29012174LS290内部分为二进制和五进制计数器两个独立的部分。其中二进制计数器从CP0输入计数脉冲，从Q0端输出；五进制计数器从CP1输入计数脉冲，从Q3Q2Q1端输出。这两部分既可单独使用，也可连接起来使用构成十进制计数器，所以称“二—五—十进制计数器”，其功能见表5-7。74LS290内部分为二进制和五进制计数器两122表5-774290的功能表表5-774290的功能表1231)异步清零当R01、R02全为高电平，S91、S92中至少有一个低电平时，不论其它输入状态如何，计数器输出Q3Q2Q1Q0=0000，故又称异步清零功能或复位功能。2）异步置9当S91、S92全为高电平时，不论其他输入状态如何，Q3Q2Q1Q0=1001，故又称异步置9功能。1)异步清零1243)计数功能当R01、R02及S91、S92不全为1时，输入计数脉冲CP时开始计数。（1）二进制、五进制计数：当由CP0输入计数脉冲CP时，Q0为CP0的二进制计数输出；当由CP1输入计数脉冲CP时，Q3为CP1的五进制计数输出。（2）十进制计数：若将Q0与CP1连接，计数脉冲CP由CP0输入，则先进行二进制计数，再进行五进制计数，这样即组成标准的8421码十进制计数器，这种计数方式最为常用；若将Q3与CP0连接，计数脉冲CP由CP1输入，则先进行五进制计数，再进行二进制计数，即组成5421码十进制计数器。3)计数功能1252.集成同步计数器表5-8同步计数器芯片2.集成同步计数器表5-8同步计数器芯片126图5-17同步二进制计数器74161(a)逻辑图；(b)逻辑符号；(c)外引线图图5-17同步二进制计数器74161127表5-974161的功能表表5-974161的功能表1281)异步清零当RD=0时，无论其它输入端如何，均可实现4个触发器全部清零。清零后，RD端应接高电平，以不妨碍计数器正常计数工作。2)同步并行置数74161具有并行输入数据功能，这项功能是由LD端控制的。当LD=0时，在CP上升沿的作用下，4个触发器同时接收并行数据输入信号，使QDQCQBQA=DCBA，计数器置入初始数值，此项操作必须有CP上升沿配合，并与CP上升沿同步，所以称为同步置数功能。1)异步清零1293)同步二进制加法计数在RD=LD=1状态下，若计数控制端EP=ET=1，则在CP上升沿的作用下，计数器实现同步4位二进制加法计数。若初始状态为0000，则在此基础上加法计数到1111状态；若已置数DCBA，则在置数基础上加法计数到1111状态。3)同步二进制加法计数1304)保持在RD=LD=1状态下，若EP与ET中有一个为0，则计数器处于保持状态。此外，74161有超前进位功能。其进位输出端RCO=ET·QA·QB·QC·QD，即当计数器状态达到最高1111，并且计数控制端ET=1时，RCO=1，发出进位信号。综上所述，74161是有异步清零、同步置数的4位同步二进制计数器。4)保持131

3.用集成计数器构成N进制计数器集成计数器除了可实现本身的进制计数之外，还可利用其清零、置数等使能端进行扩展使用，用以实现成品计数器所没有的其它N进制计数器。1）实现模小于本身进制的计数器如需要的计数器进制数小于现有成品计数器，则可选择单片集成计数器，采用反馈归零法和反馈置数法实现。3.用集成计数器构成N进制计数器132

例5-4用74LS161构成七进制加法计数器。

解1采用反馈归零法：利用74LS161的异步清零端RD，强行中止其计数趋势，返回到初始零态。如设初态为0，则在前6个计数脉冲作用下，计数器QDQCQBQA按4位二进制规律从0000～0110正常计数。当第7个计数脉冲到来后，计数器状态QDQCQBQA=0111，这时，通过与非门强行将QCQBQA的1引回到RD端，借助异步清零功能，使计数器回到0000状态，从而实现七进制计数。电路图及状态图如图5-18所示。在此电路工作中，0111状态会瞬间出现，但并不属于有效循环。例5-4用74LS161构成七进制加法计133图5-18采用反馈归零法用74LS161构成七进制加法计数器(a)逻辑图；(b)状态图图5-18采用反馈归零法用74LS161构成七进制加法计数134反馈归零法适用于有清零端的集成计数器。

解2采用反馈置数法：利用74LS161的同步置数端LD，强行中止其计数趋势，返回到并行输入数DCBA状态，如图5-19所示。反馈归零法适用于有清零端的集成计数器。135图5-19采用反馈置数法用74LS161构成七进制加法计数器(a)逻辑图;(b)状态图图5-19采用反馈置数法用74LS161构成七进制加法计数1362）扩展成任意进制的计数器如果所需要的计数器的进制数大于现有成品计数器，则可通过多片集成计数器扩展实现。

例5-5用74LS290构成100进制计数器。

解用两片74LS290，每一片均接成十进制计数器，然后将低位片的输出Q3连到高位片的CP0端，即采用异步级联的方式即可完成，如图5-20所示。2）扩展成任意进制的计数器137图5-20用74LS290构成100进制计数器图5-20用74LS290构成100进制计数器138

例5-6用74LS290构成78进制计数器。

解78进制计数器即当状态为01111000时回0，先用两片74LS290接成100进制计数器，再用反馈归零法构成78进制计数器，如图5-21所示。例5-6用74LS290构成78进制139图5-21用74LS290构成78进制计数器图5-21用74LS290构成78进制计数器1405.4寄存器5.4.1数码寄存器在数字系统中，用以暂存数码的数字部件称为数码寄存器。由前面讨论的触发器可知，触发器具有两种稳态，可分别代表0和1，所以一个触发器便可存放1位二进制数，用多个触发器便可组成多位二进制寄存器。现以集成4位数码寄存器74LS175为例来介绍数码寄存器的电路结构和逻辑功能。5.4寄存器5.4.1数码寄存器141图5-22数码寄存器74LS175(a)逻辑图;(b)逻辑符号;(c)外引线图图5-22数码寄存器74LS175142数码寄存器74LS175