数字集成电路及其应用课件

第六章数字集成电路及其应用§6.1数字电路基础§6.2集成逻辑门§6.3组合逻辑电路§6.4集成触发器§6.5时序逻辑电路1第六章数字集成电路及其应用§6.1数字电路基础§6.§6.1数字电路基础6.1.1数字信号和模拟信号电子电路中的信号模拟信号数字信号时间连续的信号时间和幅度都是离散的2§6.1数字电路基础6.1.1数字信号和模拟信号电子电模拟信号：tu正弦波信号t锯齿波信号u3模拟信号：tu正弦波信号t锯齿波信号u3研究模拟信号时，我们注重电路输入、输出信号间的大小、相位关系。相应的电子电路就是模拟电路，包括交直流放大器、滤波器、信号发生器等。在模拟电路中，晶体管一般工作在放大状态。4研究模拟信号时，我们注重电路输入、输出信号间的大小、相位关系数字信号：数字信号产品数量的统计。数字表盘的读数。数字电路信号：tu5数字信号：数字信号产品数量的统计。数字表盘的读数。数字电路信研究数字电路时注重电路输出、输入间的逻辑关系，因此不能采用模拟电路的分析方法。主要的工具是逻辑代数，电路的功能用真值表、逻辑表达式及波形图表示。在数字电路中，三极管工作在开关状态，即工作在饱和和截止状态。6研究数字电路时注重电路输出、输入间的逻辑关系，因此不能采用模6.1.2数制（1）十进制：以十为基数的记数体制表示数的十个数码：1、2、3、4、5、6、7、8、9、0遵循逢十进一的规律157=76.1.2数制（1）十进制：以十为基数的记数体制表示数的十一个十进制数数N可以表示成：若在数字电路中采用十进制，必须要有十个电路状态与十个记数码相对应。这样将在技术上带来许多困难，而且很不经济。8一个十进制数数N可以表示成：若在数字电路中采用十进制，必须（2）二进制：以二为基数的记数体制表示数的两个数码：0、1遵循逢二进一的规律（1001）B==(9)D9（2）二进制：以二为基数的记数体制表示数的两个数码：0、1遵优缺点用电路的两个状态---开关来表示二进制数，数码的存储和传输简单、可靠。位数较多，使用不便；不合人们的习惯，输入时将二进制转换成二进制，运算结果输出时再转换成十进制数。10优缺点用电路的两个状态---开关来表示二进制数，数码的存储和（3）十六进制和八进制：十六进制记数码：1、2、3、4、5、6、7、8、9、0、A(10)、B(11)、C(12)、D(13)、E(14)、F(15)(4E6)H=4162+14161+6160=(1254)D11（3）十六进制和八进制：十六进制记数码：1、2、3、4、5、十六进制与二进制之间的转换：(0101

1001)B=[027+126+025+124+123+022+021+120]D=[(023+122+021+120)161+(123+022+021+120)160]D=(59)H每四位2进制数对应一位16进制数12十六进制与二进制之间的转换：(01011001)B=[0十六进制与二进制之间的转换：(10011100101101001000)B=从末位开始四位一组(1001

1100

1011

0100

1000)B=()H84BC9=(9CB48)H13十六进制与二进制之间的转换：(100111001011010八进制与二进制之间的转换：(10011100101101001000)B=从末位开始三位一组(10011

100101101001

000)B=()O01554=(2345510)O3214八进制与二进制之间的转换：(1001110010110100（4）十进制与二进制之间的转换：两边除二，余第0位K0商两边除二，余第1位K115（4）十进制与二进制之间的转换：两边除二，余第0位K0商两边十进制与二进制之间的转换，可以用二除十进制数，余数是二进制数的第0位，然后依次用二除所得的商，余数依次是K1、K2、……。转换方法16十进制与二进制之间的转换，可以用二除十进制数，余数是二进制数225余1K0122余0K162余0K232余1K312余1K40转换过程：(25)D=(11001)B17225余1K0122余0K1626.1.3二进制码数字系统的信息数值文字符号二进制代码编码为了表示字符186.1.3二进制码数字系统的信息数值文字符号二进制代码编码为了分别表示N个字符，所需的二进制数的最小位数：编码可以有多种，数字电路中所用的主要是二–十进制码（BCD码）。BCD------Binary-Coded-Decimal19为了分别表示N个字符，所需的二进制数的最小位数：编码可以有多在BCD码中，用四位二进制数表示0~9十个数码。四位二进制数最多可以表示16个字符，因此0~9十个字符与这16中组合之间可以有多种情况，不同的对应便形成了一种编码。这里主要介绍：8421码5421码余3码2421码20在BCD码中，用四位二进制数表示0~9十个数码。四位二进制数在BCD码中，十进制数(N)D与二进制编码(K3K2K1K0)B的关系可以表示为：(N)D=W3K3+W2K2+W1K1+W0K0W3~W0为二进制各位的权重所谓的8421码，就是指各位的权重是8、4、2、1。21在BCD码中，十进制数(N)D与二进制编码(K3K2K000000010010001101100111100010011010101111011110111101011100010001236789101113141551240123578964012356789403456782910123678549二进制数自然码8421码2421码5421码余三码220000000100100011011001111000106.2逻辑代数及运算规则6.2.1逻辑代数与基本逻辑关系在数字电路中，我们要研究的是电路的输入输出之间的逻辑关系，所以数字电路又称逻辑电路，相应的研究工具是逻辑代数（布尔代数）。在逻辑代数中，逻辑函数的变量只能取两个值（二值变量），即0和1，中间值没有意义，这里的0和1只表示两个对立的逻辑状态，如电位的低高（0表示低电位，1表示高电位）、开关的开合等。236.2逻辑代数及运算规则6.2.1逻辑代数与基本逻辑关系在（1）“与”逻辑A、B、C都具备时，事件F才发生。EFABC&ABCF逻辑符号24（1）“与”逻辑A、B、C都具备时，事件F才发生。EFABCF=A•B•C逻辑式逻辑乘法逻辑与AFBC00001000010011000010101001101111真值表25F=A•B•C逻辑式逻辑乘法AFBC000010000100（2）“或”逻辑A、B、C只有一个具备时，事件F就发生。1ABCF逻辑符号AEFBC26（2）“或”逻辑A、B、C只有一个具备时，事件F就发生。1F=A+B+C逻辑式逻辑加法逻辑或AFBC00001001010111010011101101111111真值表27F=A+B+C逻辑式逻辑加法AFBC000010010101（3）“非”逻辑A具备时，事件F不发生；A不具备时，事件F发生。逻辑符号AEFRAF28（3）“非”逻辑A具备时，事件F不发生；A不具备时，事件F逻辑式逻辑非逻辑反真值表AF011029逻辑式逻辑非真值表AF011029（4）几种常用的逻辑关系逻辑“与”、“或”、“非”是三种基本的逻辑关系，任何其它的逻辑关系都可以以它们为基础表示。与非：条件A、B、C都具备，则F不发生。&ABCF30（4）几种常用的逻辑关系逻辑“与”、“或”、“非”是三种基本或非：条件A、B、C任一具备，则F发生。1ABCF异或：条件A、B有一个具备，另一个不具备则F发生。=1ABF31或非：条件A、B、C任一具备，则F发生。1ABCF异或：（5）几种基本的逻辑运算从三种基本的逻辑关系，我们可以得到以下逻辑运算：0•0=0•1=1•0=01•1=10+0=00+1=1+0=1+1=132（5）几种基本的逻辑运算从三种基本的逻辑关系，我们可以得到以6.2.2逻辑代数的基本定律一、基本运算规则A+0=AA+1=1A•0=0•A=0A•1=A336.2.2逻辑代数的基本定律一、基本运算规则A+0=A二、基本代数规律交换律结合律分配律A+B=B+AA•B=B•AA+(B+C)=(A+B)+C=(A+C)+BA•(B•C)=(A•B)•CA(B+C)=A•B+A•CA+B•C=(A+B)(A+C)普通代数不适用!34二、基本代数规律交换律结合律分配律A+B=B+AA•B=B三、吸收规则1.原变量的吸收：A+AB=A证明：A+AB=A(1+B)=A•1=A利用运算规则可以对逻辑式进行化简。例如：被吸收35三、吸收规则1.原变量的吸收：A+AB=A证明：A+AB=A2.反变量的吸收：证明：例如：被吸收362.反变量的吸收：证明：例如：被吸收363.混合变量的吸收：证明：例如：1吸收373.混合变量的吸收：证明：例如：1吸收374.反演定理：可以用列真值表的方法证明：384.反演定理：可以用列真值表的方法证明：386.3逻辑函数的表示法6.3.1真值表：将输入、输出的所有可能状态一一对应地列出。396.3逻辑函数的表示法6.3.1真值表：将输入、输出的请注意n个变量可以有2n个组合，一般按二进制的顺序，输出与输入状态一一对应，列出所有可能的状态。40请注意n个变量可以有2n个组合，一般按二进制的顺序，输出与输6.3.2逻辑函数式把逻辑函数的输入、输出关系写成与、或、非等逻辑运算的组合式，即逻辑代数式，称为逻辑函数式，我们通常采用“与或”的形式。比如：若表达式中的乘积包含了所有变量的原变量或反变量，则这一项称为最小项，上式中每一项都是最小项。若两个最小项只有一个变量以原、反区别，称它们逻辑相邻。416.3.2逻辑函数式把逻辑函数的输入、输出关系写成与、或、逻辑相邻逻辑相邻的项可以合并，消去一个因子42逻辑相邻逻辑相邻的项可以426.3.3逻辑图：把相应的逻辑关系用逻辑符号和连线表示出来。&AB&CD1FF=AB+CD436.3.3逻辑图：把相应的逻辑关系用逻辑符号和连线表示出

6.4逻辑函数的化简利用逻辑代数的基本公式：例：反变量吸收提出AB=1提出A446.4逻辑函数的化简利用逻辑代数的基本公式：例：反变量例：反演配项被吸收被吸收45例：反演配项被吸收被吸收45？AB=ACB=C?A+B=A+CB=C?请注意与普通代数的区别！46？AB=ACB=C?A+B=A+CB=C?请注意与普通代数的§6.2集成逻辑门门电路是用以实现逻辑关系的电子电路，与我们所讲过的基本逻辑关系相对应，门电路主要有：与门、或门、与非门、或非门、异或门等。在数字电路中，一般用高电平代表1、低点平代表0，即所谓的正逻辑系统。47§6.2集成逻辑门门电路是用以实现逻辑关系的电子电路，与ViVoKVccR100VVcc只要能判断高低电平即可K开------Vo=1,输出高电平K合------Vo=0,输出低电平可用三极管代替48ViVoKVccR100VVcc只要能判断高低电平即可K开R1R2AF+uccuAtuFt+ucc0.3V三极管的开关特性：49R1R2AF+uccuAtuFt+ucc0.3V三极管的开关6.2.1分离元件门电路二极管与门FD1D2AB+12V506.2.1分离元件门电路二极管与门FD1D2AB+12V二极管或门FD1D2AB-12V51二极管或门FD1D2AB-12V51R1DR2AF+12V+3V三极管非门嵌位二极管52R1DR2AF+12V+3V三极管非门嵌位二极管52R1DR2F+12V+3V三极管非门D1D2AB+12V二极管与门与非门53R1DR2F+12V+3V三极管非门D1D2AB+12V二极分离元件门电路缺点1、体积大、工作不可靠。2、需要不同电源。3、各种门的输入、输出电平不匹配。54分离元件门电路缺点1、体积大、工作不可靠。2、需要不同电源。6.2.2TTL集成门电路6.2.2.1TTL与非门的基本原理与分离元件电路相比，集成电路具有体积小、可靠性高、速度快的特点，而且输入、输出电平匹配，所以早已广泛采用。根据电路内部的结构，可分为DTL、TTL、HTL、MOS管集成门电路。556.2.2TTL集成门电路6.2.2.1TTL与非门的+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABCTTL与非门的内部结构56+5VFR4R2R13kT2R5R3T3T4T1T5b1c1+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC1、任一输入为低电平（0.3V）时“0”1V不足以让T2、T5导通三个PN结导通需2.1V57+5VFR4R2R13kT2R5R3T3T4T1T5b1c1+5VFR4R2R13kR5T3T4T1b1c1ABC1、任一输入为低电平（0.3V）时“0”1Vuouo=5-uR2-ube3-ube43.4V高电平！58+5VFR4R2R13kR5T3T4T1b1c1ABC1、任+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC2、输入全为高电平（3.4V）时“1”全导通电位被嵌在2.1V全反偏1V截止59+5VFR4R2R13kT2R5R3T3T4T1T5b1c12、输入全为高电平（3.4V）时+5VFR2R13kT2R3T1T5b1c1ABC全反偏“1”饱和uF=0.3V此电路602、输入全为高电平（3.4V）时+5VFR2R13kT2R3一、电压传输特性6.2.2.2TTL与非门的特性和技术参数测试电路&+5Vuiu061一、电压传输特性6.2.2.2TTL与非门的特性和技术参数u0(V)ui(V)123UOH(3.4V)UOL(0.3V)传输特性曲线u0(V)ui(V)123UOH“1”UOL(0.3V)阈值UT=1.4V理想的传输特性输出高电平输出低点平62u0(V)ui(V)123UOH(3.4V)UOL(0.3V1、输出高电平UOH、输出低电平UOLUOH2.4VUOL

0.4V便认为合格。

典型值UOH=3.4VUOL

0.3V。2、阈值电压UTui<UT时，认为ui是低电平。ui>UT时，认为ui是高电平。UT=1.4V631、输出高电平UOH、输出低电平UOLUOH2.4V二、输入、输出负载特性&&？1、前后级之间电流的联系64二、输入、输出负载特性&&？1、前后级之间电流的联系64+5VR4R2R5T3T4R1T1+5V前级输出为高电平时前级后级反偏流出前级电流IOH（拉电流）65+5VR4R2R5T3T4R1T1+5V前级输出为高电平时前级输出为低电平时+5VR2R13kT2R3T1T5b1c1R1T1+5V前级后级流入前级的电流IOL约1.4mA(灌电流)66前级输出为低电平时+5VR2R13kT2R3T1T5b1c灌电流的计算饱和67灌电流的计算饱和67关于电流的技术参数68关于电流的技术参数682、扇出系数：门电路输出驱动同类门的个数+5VR4R2R5T3T4T1前级T1T1IiH1IiH3IiH2IOH前级输出为高电平时例如：692、扇出系数：门电路输出驱动同类门的个数+5VR4R2R5T+5VR2R13kT2R3T1T5b1c1前级IOLIiL1IiL2IiL3前级输出为低电平时70+5VR2R13kT2R3T1T5b1c1前级IOLIiL1输出低电平时，流入前级的电流（灌电流）：输出高电平时，流出前级的电流（拉电流）：与非门的扇出系数一般是10。71输出低电平时，流入前级的电流（灌电流）：输出高电平时，流出前3、输入端接一电阻R接地Rui“1”,“0”？+5VFR4R2R13kT2R5R3T3T4T1T5b1c1723、输入端接一电阻R接地Rui“1”,“0”？+5VFR4RR较小时ui<UTT2不导通，输出高电平。Rui+5VFR4R2R13kT2R5R3T3T4T1T5b1c173R较小时ui<UTT2不导通，输出高电平。RuiR增大Ruiui=UT时，输出低电平。R临界=1.45KRui+5VFR4R2R13kT2R5R3T3T4T1T5b1c174R增大Ruiui=UT时，输出低电平。R临界=1.41、悬空的输入端相当于接高电平。2、为了防止干扰，可将悬空的输入端接高电平。说明751、悬空的输入端相当于接高电平。2、为了防止干扰，可将悬空的4、平均传输时间tuiotuoo50%50%tpd1tpd2平均传输时间764、平均传输时间tuiotuoo50%50%tpd1tpd26.3其它类型的TTL门电路6.3.1集电极开路的与非门（OC门）+5VFR2R13kT2R3T1T5b1c1ABC集电极悬空T3无T3,T4776.3其它类型的TTL门电路6.3.1集电极开路的与非门&符号！78&符号！78+5VFR2R13kT2R3T1T5b1c1ABC应用时输出端要接一上拉负载电阻RLRLUCC79+5VFR2R13kT2R3T1T5b1c1ABC应用时输出1、OC门可以实现“线与”功能&&&UCCF1F2F3FF=F1F2F3RL输出级UCCRLT5T5T5801、OC门可以实现“线与”功能&&&UCCF1F2F3FF=F=F1F2F3?UCCRLF1F2F3F任一导通F=081F=F1F2F3?UCCRLF1F2F3F任一导通F=081UCCRLF1F2F3F全部截止F=1F=F1F2F3?所以：F=F1F2F3!82UCCRLF1F2F3F全部截止F=1F=F1F2F3?所以2、负载电阻RL和电源UCC可以根据情况选择&J+30V220VJ832、负载电阻RL和电源UCC可以根据情况选择&J+30V6.3.2三态门+5VFR4R2R1T2R5R3T3T4T1T5ABDEE---控制端846.3.2三态门+5VFR4R2R1T2R5R3T3T4T+5VFR4R2R1T2R5R3T3T4T1T5ABDE01截止85+5VFR4R2R1T2R5R3T3T4T1T5ABDE01+5VFR4R2R1T2R5R3T3T4T1T5ABDE10导通截止截止高阻态86+5VFR4R2R1T2R5R3T3T4T1T5ABDE10&ABF符号功能表低电平起作用87&ABF符号功能表低电平起作用87&ABF符号功能表高电平起作用88&ABF符号功能表高电平起作用88E1E2E3公用总线０１０三态门主要作为TTL电路与总线间的接口电路用途：E1、E2、E3分时接入高电平89E1E2E3公用总线０１０三态门主要作为TTL电路与总线间的6.3.1概述逻辑电路组合逻辑电路时序逻辑电路现时的输出仅取决于现时的输入除与现时输入有关外还与原状态有关§6.3组合逻辑电路906.3.1概述逻辑电路组合逻辑电路时序逻辑电路现时的输出6.3.2组合逻辑电路分析

1、由给定的逻辑图写出逻辑关系表达式。分析步骤：2、用逻辑代数对逻辑表达式进行化简。3、列出输入输出状态表并得出结论。电路结构输入输出之间的逻辑关系916.3.2组合逻辑电路分析1、由给定的逻辑图写出逻辑例：分析下图的逻辑功能。

&&&ABF92例：分析下图的逻辑功能。&&&ABF92真值表相同为“1”不同为“0”同或门=193真值表相同为“1”同或门=193例：分析下图的逻辑功能。

&&&&ABF94例：分析下图的逻辑功能。&&&&ABF94真值表相同为“0”不同为“1”异或门=195真值表相同为“0”异或门=195例：分析下图的逻辑功能。

&2&3&4AMB1F=101被封锁1196例：分析下图的逻辑功能。&2&3&4AMB1F=101被&2&3&4AMB1F=010被封锁1选通电路97&2&3&4AMB1F=010被封锁1选通电路976.3.3组合逻辑电路设计任务要求最简单的逻辑电路1、指定实际问题的逻辑含义，列出真值表。分析步骤：2、用逻辑代数对逻辑表达式进行化简。3、根据逻辑表达式画出逻辑图。986.3.3组合逻辑电路设计任务要求最简单的逻辑电路1、指例1：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。1、首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出是F，多数赞成时是“1”，否则是“0”。2、根据题意列出逻辑状态表。99例1：设计三人表决电路（A、B、C）。每人一个按键，如果同意逻辑状态表100逻辑状态表1003、根据逻辑表达式画出逻辑图。&1&&ABBCF1013、根据逻辑表达式画出逻辑图。&1&&ABBCF101&&&&ABCF若用与非门实现102&&&&ABCF若用与非门实现102真值表电路功能描述例2：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。1穷举法1103真值表电路功能描述例2：设计一个楼上、楼下开关的控制逻辑电路2逻辑表达式最简与或表达式化简32已为最简与或表达式4逻辑变换5逻辑电路图用与非门实现用异或门实现1042逻辑表达式最简与或表达式化简32已为最简真值表电路功能描述例3：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。1穷举法122逻辑表达式105真值表电路功能描述例3：用与非门设计一个举重裁判表决电路。设3最简与或表达式化简45逻辑变换逻辑电路图3化简4Y=AB+AC51063最简与或表达式化简45逻辑变换逻辑电路图6.3.4几种常用的组合逻辑组件6.3.4.1编码器所谓编码就是赋予选定的一系列二进制代码以固定的含义。n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。（1）二进制编码器将一系列信号状态编制成二进制代码。1076.3.4几种常用的组合逻辑组件6.3.4.1编码器所谓例：用与非门组成三位二进制编码器---八线-三线编码器设八个输入端为I1I8，八种状态，与之对应的输出设为F1、F2、F3，共三位二进制数。设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表，然后写出逻辑表达式并进行化简，最后画出逻辑图。108例：用与非门组成三位二进制编码器---八线-三线编码器设八个真值表109真值表109I1I2I3I4I5I6I7I8&&&F3F2F18-3编码器逻辑图110I1I2I3I4I5I6I7I8&&&F3F2F18-3编（2）二---十进制编码器将十个状态（对应于十进制的十个代码）编制成BCD码。十个输入需要几位输出？四位输入：I0I9。输出：F4

F1列出状态表如下：111（2）二---十进制编码器将十个状态（对应于十进制的十个代码状态表112状态表112逻辑图略113逻辑图略1136.3.4.2译码器译码是编码的逆过程，即将某二进制翻译成电路的某种状态。（1）二进制译码器将n种输入的组合译成2n种电路状态。也叫n---2n线译码器。译码器的输入：一组二进制代码译码器的输出：一组高低电平信号1146.3.4.2译码器译码是编码的逆过程，即将某二进制翻译成&&&&A1A02-4线译码器74LS139的内部线路输入控制端输出115&&&&A1A02-4线译码器74LS139的内部线路输入控74LS139的功能表“—”表示低电平有效。11674LS139的功能表“—”表示低电平有效。11674LS139管脚图一片139种含两个2-4译码器11774LS139管脚图一片139种含两个2-4译码器117例：利用线译码器分时将采样数据送入计算机。2-4线译码器ABCD三态门三态门三态门三态门总线118例：利用线译码器分时将采样数据送入计算机。2-4线译码器AB000全为1工作原理：（以A0A1=00为例）数据2-4线译码器ABCD三态门三态门三态门三态门总线脱离总线119000全为1工作原理：（以A0A1=00为例）数据2-4线译（2）显示译码器二-十进制编码显示译码器显示器件在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。120（2）显示译码器二-十进制编码显示译码器显示器件在数字系统中显示器件：常用的是七段显示器件abcdefg121显示器件：常用的是七段显示器件abcdefg121显示器件：常用的是七段显示器件abcdfgabcdefg111111001100001101101e122显示器件：常用的是七段显示器件abcdfgabc显示译码器：11474LS49BCBIDAeabcdfgUccGND74LS49的管脚图消隐控制端123显示译码器：11474LS49BCBIDAeabcdfgUc功能表（简表）输入输出显示DABIag10XXXX0000000消隐8421码译码显示字型完整的功能表请参考相应的参考书。124功能表（简表）输入输出显示DABIag174LS49与七段显示器件的连接：bfacdegbfacdegBIDCBA+5V+5V74LS49是集电极开路，必须接上拉电阻12574LS49与七段显示器件的连接：bfacdegbfacde6.3.4.3加法器11011001+举例：A=1101,B=1001,计算A+B0110100111266.3.4.3加法器1101100加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最低位的叠加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、向高位的进位。127加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最低（1）半加器：半加运算不考虑从低位来的进位A---加数；B---被加数；S---本位和；C---进位。真值表128（1）半加器：半加运算不考虑从低位来的进位A---加数；B-真值表129真值表129=1&ABSC逻辑图半加器ABCS逻辑符号130=1&ABSC逻辑图半加器ABCS逻辑符号130（2）全加器：an---加数；bn---被加数；cn-1---低位的进位；sn---本位和；cn---进位。逻辑状态表见下页131（2）全加器：an---加数；bn---被加数；cn-1--132132半加和：所以：133半加和：所以：133半加器半加器1anbnCn－1sncnanbncn-1sncn全加器逻辑图逻辑符号134半加器半加器1anbnCn－1sncnanbncn-1sn

全加器SN74LS183的管脚图114SN74H831an1bn1cn-11cn1sn2cn-12cn2sn2an2bnUccGND135全加器SN74LS183的管脚图114SN74H831an应用举例：用一片SN74LS183构成两位串行进位全加器。bncn-1sncn全加器anbncn-1sncn全加器anA2A1B2B1D2D1C串行进位136应用举例：用一片SN74LS183构成两位串行进位全加器。b其它组件：SN74H83---四位串行进位全加器。SN74283---四位超前进位全加器。137其它组件：SN74H83---四位串行进位全加器。SN7426.3.4.4数据选择器从一组数据中选择一路信号进行传输的电路，称为数据选择器。A0A1D3D2D1D0W控制信号输入信号输出信号数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。1386.3.4.4数据选择器从一组数据中选择一路信号进行传输的从n个数据中选择一路传输，称为一位数据选择器。从m组数据中各选择一路传输，称为m位数据选择器。W3X3Y3W2X2Y2W1X1Y1W0X0Y0A控制信号四二选一选择器139从n个数据中选择一路传输，称为一位数据选择器。从m组数据中各四选一集成数据选择器74LS153功能表控制端140四选一集成数据选择器74LS153功能表控制端140八选一集成数据选择器74LS151功能表141八选一集成数据选择器74LS151功能表141用两片74LS151构成十六选一数据选择器•••D0D7•••A0A1A2•••D0D7•••A0A1A2&A0A1A2A3D8D15D0D7=0=1D0D7142用两片74LS151构成十六选一数据选择器•••D0D7••用两片74LS151构成十六选一数据选择器•••D0D7•••A0A1A2•••D0D7•••A0A1A2&A0A1A2A3D8D15D0D7=1=1D8D15143用两片74LS151构成十六选一数据选择器•••D0D7••6.3.5利用中规模组件设计组合电路中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。用中规模组件设计逻辑电路，可以减少连线、提高可靠性。下面介绍用选择器设计组合逻辑电路的方法。1446.3.5利用中规模组件设计组合电路中规模组件都是为了分析用数据选择器设计逻辑电路四选一选择器功能表类似三变量函数的表达式！145分析用数据选择器设计逻辑电路四选一选择器功能表类似三变量函数例：利用四选一选择器实现如下逻辑函数。与四选一选择器输出的逻辑式比较可以令：变换146例：利用四选一选择器实现如下逻辑函数。与四选一选择器输出的逻D0D1D2D3A0A1WAGRY“1”接线图74LS153147D0D1D2D3A0A1WAGRY“1”接线图74LS153总结用n位地址输入的数据选择器，可以产生任何一种输入变量数不大于n+1的组合逻辑函数。设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。148总结用n位地址输入的数据选择器，可以产生任何一种输入变量数不6.4.1概述触发器触发器输出有两种可能的状态：0、1；输出状态不只与现时的输入有关，还与原来的输出状态有关；触发器是有记忆功能的逻辑部件。按功能分类：R-S触发器、D型触发器、JK触发器、T型等。§6.4集成触发器1496.4.1概述触发器触发器输出有两种可能的状态：0、1；6.4.2触发器的基本形式&a&b反馈两个输入端两个输出端1506.4.2触发器的基本形式&a&b反馈两个输入端两个输出端&a&b输入RD=0,SD=1时若原状态：11001010输出仍保持：151&a&b输入RD=0,SD=1时若原状态：11001010&a&b输入RD=0,SD=1时若原状态：01111010输出变为：152&a&b输入RD=0,SD=1时若原状态：01111010输入RD=1,SD=0时若原状态：10101011输出变为：&a&b153输入RD=1,SD=0时若原状态：10101011输出变为输入RD=1,SD=0时若原状态：00110101输出保持：&a&b154输入RD=1,SD=0时若原状态：00110101输出保持输入RD=1,SD=1时若原状态：10111001输出保持原状态：&a&b155输入RD=1,SD=1时若原状态：10111001输出保持输入RD=1,SD=1时若原状态：01110110输出保持原状态：&a&b156输入RD=1,SD=1时若原状态：01110110输出保持输入RD=0,SD=0时0011输出全是1但当RD=SD=0同时变为1时，翻转快的门输出变为0，另一个不得翻转。&a&b157输入RD=0,SD=0时0011输出全是1但当RD=SD=基本触发器的功能表158基本触发器的功能表158总结1、触发器是双稳态器件，只要令RD=SD=1，触发器即保持原态。稳态情况下，两输出互补。一般定义Q为触发器的状态。2、在控制端加入负脉冲，可以使触发器状态变化。SD端加入负脉冲，使Q=1，SD称为“置位”或“置一”端。RD端加入负脉冲，使Q=0，RD称为“复位”或“清0”端。159总结1、触发器是双稳态器件，只要令RD=SD=1，触发器即保6.4.3触发器按逻辑功能的分类6.4.3.1RS触发器&c&d&a&bCP时钟信号直接置0或置11606.4.3触发器按逻辑功能的分类6.4.3.1RS触发&c&d&a&bCPCP=0时011触发器保持原态161&c&d&a&bCPCP=0时011触发器保持原态161CP=1时1&c&d&a&bCP162CP=1时1&c&d&a&bCP162RS触发器的功能表163RS触发器的功能表163简化的功能表Qn+1---下一状态（CP过后）Qn---原状态164简化的功能表Qn+1---下一状态（CP过后）Qn---RDSDRSCQ逻辑符号165RDSDRSCQ逻辑符号165例：画出RS触发器的输出波形。CPRSQSetReset使输出全为1CP撤去后状态不定166例：画出RS触发器的输出波形。CPRSQSetReset使6.4.3.2D触发器D&c&d&a&bCP输入端1676.4.3.2D触发器D&c&d&a&bCP输入端167CP=0时，a、b门被堵，输出保持原态：011保持D&c&d&a&bCP168CP=0时，a、b门被堵，输出保持原态：011保持D&c&dCP=1时，a、b门被打开，输出由D决定：若D=01011001D&c&d&a&bCP169CP=1时，a、b门被打开，输出由D决定：若D=010110CP=1时，a、b门被打开，输出由D决定：若D=11100110D&c&d&a&bCP170CP=1时，a、b门被打开，输出由D决定：若D=111001RDSDDCQ功能表逻辑符号171RDSDDCQ功能表逻辑符号171CPDQ例：画出D触发器的输出波形。172CPDQ例：画出D触发器的输出波形。1726.4.3.3JK触发器R2S2CF从R1S1CF主CPKJJK触发器的功能最完善，有两个控制端J、K。1736.4.3.3JK触发器R2S2CF从R1S1CF主CPJK触发器的功能=0=0被封锁保持原态J=K=0时：R2S2CF从R1S1CF主CPKJ174JK触发器的功能=0=0被封锁保持原态J=K=0时：R2S2JK触发器的功能=1=1相当于T触发器T=1J=K=1时：R2S2CF从R1S1CF主CPKJ175JK触发器的功能=1=1相当于T触发器T=1J=K=1时：RJK触发器的功能=0=1Qn=0时01Qn+1=11J=1，K=0时：分两种情况（Q=0,Q=1）R2S2CF从R1S1CF主CPKJ176JK触发器的功能=0=1Qn=0时01Qn+1=11J=1JK触发器的功能=0=1Qn=1时1000F主被封保持原态Qn+1=1R2S2CF从R1S1CF主CPKJ177JK触发器的功能=0=1Qn=1时1000F主被封Qn+1JK触发器的功能=1=0Qn+1=0同样原理：J=0，K=1时：R2S2CF从R1S1CF主CPKJ178JK触发器的功能=1=0Qn+1=0同样原理：J=0，K=1功能表逻辑符号RDSDCQKJ179功能表逻辑符号RDSDCQKJ179时序图CPKJQJQ保持T180时序图CPKJQJQ保持T1806.4.4触发器的触发方式触发方式？研究翻转时刻与时钟脉冲间的关系1816.4.4触发器的触发方式触发方式？研究翻转时刻与1816.4.4.1电位触发方式电位触发正电位触发负电位触发CP=1期间翻转CP=0期间翻转1826.4.4.1电位触发方式电位触发正电位触发负电位触发C例如：前面讲的D触发器就是电位触发方式。D&c&d&a&bCP183例如：前面讲的D触发器就是电位触发方式。D&c&d&a&bC电位触发的特点结构简单、速度快。只要CP存在就可以翻转，容易造成空翻。CPDQ184电位触发的特点结构简单、速度快。只要CP存在就可以翻转，容易电位触发的符号CQCQ正电位触发负电位触发185电位触发的符号CQCQ正电位触发负电位触发1856.4.4.2主从触发方式主从触发方式的翻转过程：前沿处，输出交叉反馈到F主。后沿处，输出传递到F从翻转完成。CPCP=1期间输入端控制信号不容许变化？1866.4.4.2主从触发方式主从触发方式的翻转过程：前沿处以主从触发的D触发器为例：CPDQ干扰t1t2正确的输出波形假设在CP=1期间D有一干扰主从型的D触发器的输出波形如何？187以主从触发的D触发器为例：CPDQ干扰t1t2正确的输出波形CPDQt1t2R2S2CF从R1S1CF主CPD第一个CP到来时，Q´翻转。1188CPDQt1t2R2S2CF从R1S1CF主CPD第一个CPCPDQt1t2第一个CP的下降沿，Q翻转，输出反馈到F主的输入。1010R2S2CF从R1S1CF主CPD189CPDQt1t2第一个CP的下降沿，Q翻转，输出反馈到F主的CPDQt1t2由于S1=0，t1时刻Q´翻转为0。10100R2S2CF从R1S1CF主CPD190CPDQt1t2由于S1=0，t1时刻Q´翻转为0。1010CPDQt1t2t2时刻Q´会再变为1吗？10100R2S2CF从R1S1CF主CPD191CPDQt1t2t2时刻Q´会再变为1吗？10100R2SCPDQt1t21010010由于D=1,所以F主被封。D变为1后，Q´并不翻转为1。R2S2CF从R1S1CF主CPD！192CPDQt1t21010010由于D=1,所以F主被封。D变CPDQt1t21010010第二个CP的下降沿，F从按F主的输出翻转。01R2S2CF从R1S1CF主CPD193CPDQt1t21010010第二个CP的下降沿，F从按FCPDQt1t2由于D在CP=1期间有干扰，便产生了错误的输出。因此，主从触发器不允许在CP=1期间有干扰，否则可能产生误动作。194CPDQt1t2由于D在CP=1期间有干扰，便产生了错误的输主从触发方式在功能表中一般用“”表示。主从型D触发器功能表逻辑符号CQD195主从触发方式在功能表中一般用“”表示。主从型D触发器6.4.4.3边沿触发方式为了免除CP=1期间输入控制电平不许改变的限制，可采用边沿触发方式。其特点是：触发器只在时钟跳转时发生翻转，而在CP=1或CP=0期间，输入端的任何变化都不影响输出。如果翻转发生在上升沿就叫“上升沿触发”或“正边沿触发”。如果翻转发生在下降沿就叫“下降沿触发”或“负边沿触发”。下面以边沿触发的D触发器为例讲解。1966.4.4.3边沿触发方式为了免除CP=1期间输入控制电&e&f&c&d&a&bDCP设原态Q=0并设D=11CP=0期间，c、d被锁，输出为1。00110197&e&f&c&d&a&bDCP设原态Q=0并设D=11CP=1c=1、d=1反馈到a、b的输入，a、b输出为0、1。001111010&e&f&c&d&a&bDCP1981c=1、d=1反馈到a、b的输入，a、b输出为0、1。0CP正沿到达时c、d开启，使c=1，d=0。11110110Q翻转为101&e&f&c&d&a&bDCP199CP正沿到达时c、d开启，使c=1，d=0。11110110CP正沿过后，d=0将c封锁,并使b=1，维持d=0。11001因此以后CP=1期间D的变化不影响输出。001&e&f&c&d&a&bDCP200CP正沿过后，d=0将c封锁,并使b=1，维持d=0。110其它情况下的翻转，请大家自己分析。201其它情况下的翻转，请大家自己分析。201边沿触发的D触发器功能表正沿触发202边沿触发的D触发器功能表正沿触发202逻辑符号CQCQ负沿触发正沿触发203逻辑符号CQCQ负沿触发正沿触发203总结1、在应用触发器时，要特别注意触发形式，否则很容易造成整个数字系统工作不正常。2、边沿触发抗干扰能力强，且不存在空翻，应用较广泛。204总结1、在应用触发器时，要特别注意触发形式，否则很容易造成整6.4.5应用举例例：四人抢答电路。四人参加比赛，每人一个按钮，其中一人按下按钮后，相应的指示灯亮。并且，其它按钮按下时不起作用。电路的核心是74LS175四D触发器。它的内部包含了四个D触发器，各输入、输出以字头相区别，管脚图见下页。2056.4.5应用举例例：四人抢答电路。四人参加比赛，每人一个CLRD

CPQCLRD

CPQCLRD

CPQCLRD

CPQ1Q1D2Q2DGND4Q4D3Q3D时钟请零USC公用清零公用时钟74LS175管脚图206CLRDCPQCLRDCPQCLRDCPQCLR+5VD1D2D3D4

CLRCP&1&2&2清零CP赛前先清零0输出为零发光管不亮207+5VD1D2D3D4CLRCP&1&2&2清零CPD1D2D3D4

CLRCP+5V&1&2&2清零CP1反相端都为11开启208D1D2D3D4CLRCP+5V&1&2&2清零CPD1D2D3D4

CLRCP&1&2&2清零CP+5V若有一按钮被按下，比如第一个钮。=1=000被封这时其它按钮被按下也没反应209D1D2D3D4CLRCP&1&2&2清零CP+5V

时序电路必然具有记忆功能，因而组成时序电路的基本单元是触发器。时序逻辑电路的特点在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的状态有关者，都叫做时序逻辑电路，简称时序电路。组合逻辑电路存储功能............XYZW6.5.1概述§6.5时序逻辑电路210时序电路必然具有记忆功能，因而组成时序电路的基本单6.5.2寄存器6.5.2.1数码寄存器Q3Q2Q1Q0&&&&QQDQQDQQDQQDA0A1A2A3CLR取数脉冲接收脉冲(CP)寄存器是计算机的主要部件之一，它用来暂时存放数据或指令。四位数码寄存器2116.5.2寄存器6.5.2.1数码寄存器Q3Q26.5.2.2移位寄存器所谓“移位”，就是将寄存器所存各位数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器和双向移位寄存器三种：寄存器左移(a)寄存器右移(b)寄存器双向移位(c)2126.5.2.2移位寄存器所谓“移位”，就是根据移位数据的输入－输出方式，又可将它分为串行输入－串行输出、串行输入－并行输出、并行输入－串行输出和并行输入－并行输出四种电路结构：FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF串入－串出串入－并出并入－串出并入－并出213根据移位数据的输入－输出方式，又可将它分为串行输入－QQDQQDQQDQQD&&&&A0A1A2A3SDRDCLRLOAD移位脉冲CP0串行输出数据预置3210存数脉冲清零脉冲四位串入-串出的左移寄存器初始状态：设A3A2A1A0

＝1011在存数脉冲作用下，也有Q3Q2Q1Q0

＝1011。D0

＝0D1＝Q0D2＝Q1D3＝Q2QQDQQDQQDQQD移位脉冲CP0串行输出3210下面将重点讨论兰颜色的那部分电路的工作原理。214QQDQQDQQDQQD&&&&A0A1A2A3SDRDCLD0

＝0D1＝Q0D2＝Q1D3＝Q2QQDQQDQQDQQD移位脉冲CP0串行输出3210101101100110110011001000100000000000000000000000Q3Q2Q1Q0D3D2D1D0设初态Q3Q2Q1Q0

＝1011215D0＝0D1＝Q0D2＝Q1D3＝Q2QQDQQDQQDQQD移位脉冲CP0串行输出3210用波形图表示如下：101101100110110011001000100000000000000000000000Q3Q2Q1Q0D3D2D1D0设初态Q3Q2Q1Q0

＝1011Q3Q2Q1Q0CP110100110011000100000000216QQDQQDQQDQQD移位脉冲CP0串行输出3210用波形QQDQQDQQDQQD移位脉冲CP0串行输出3210四位串入-串出的左移寄存器：D0

＝

0D1

＝

Q0D2

＝

Q1D3

＝

Q2QDQQ3DQDQD移位脉冲CP0串行输出Q1Q2Q0四位串入-串出的右移寄存器：D1＝Q2D2＝Q3D3＝0D0＝Q1217QQDQQDQQDQQD移位脉冲CP0串行输出3210四位串四位串入-串出的左移寄存器：D0

＝

LD1

＝

Q0D2

＝

Q1D3

＝

Q2四位串入-串出的右移寄存器：D1＝Q2D2＝Q3D3＝RD0＝Q1

双向移位寄存器的构成：只要设置一个控制端S，当S＝0时左移；而当S＝1时右移即可。“L”即需左移的输入数据“R”即需右移的输入数据D0=SL＋SQ1

D2=SQ1＋SQ3

D3=SQ2＋SRD1=SQ0＋SQ2

集成组件电路74LS194就是这样的多功能移位寄存器。218四位串入-串出的左移寄存器：D0＝LDVCCQAQBQCQDS1S0CP16151413121110913456782QAQBQCQDCPS1S0CLRLDCBARABCDRLCLRGND74LS194右移串行输入左移串行输入并行输入219VCCQAQBQCQDS1S0CP1615141312111VCCQAQBQCQDS1S0CP16151413121110913456782QAQBQCQDCPS1S0CLRLDCBARABCDRLCLRGND74LS1940111100011011直接清零保持右移(从QA向右移动)左移(从QD向左移动)并入CLRCPS1S0功能220VCCQAQBQCQDS1S0CP16151413121116.5.2.3寄存器应用举例例：数据传送方式变换电路D6D5D4D3D2D1D0并行输入串行输出数据传送方式变换电路1.实现方法:(1).因为有7位并行输入，故需使用两片74LS194；(2).用最高位QD2作为它的串行输出端。2216.5.2.3寄存器应用举例例：数据传送方式变换电路D62.具体电路:&G1S0S1CP1QA1QB1QC1QD1S0S1CP2QA2QB2QC2QD2R1R2A1B1C1D1A2B2C2D2D0D1D2D3D4D5D6+5V+5VCP启动脉冲移位脉冲&G2串行输出并行输入74LS194(1)74LS194(2)2222.具体电路:&G1S0S1CP1QA1QB1QC1QD1S寄存器各输出端状态QA1QB1QC1QD1QA2QB2QC2QD2寄存器工作方式0D0D1D2D3D4D5D6

10D0D1D2D3D4D5

110D0D1D2D3D4

1110D0D1D2D3

11110

D0D1D2

11111

0D0D1

11111

10D0

CP并行输入(S1S0=11)并行输入(S1S0=11)右移(S1S0=01)右移(S1S0=01)右移(S1S0=01)右移(S1S0=01)右移(S1S0=01)3.工作效果:提醒：在电路中，“右移输入”端接＋5V。223寄存器各输出端状态QA1QB1QC1QD1QA2QB2QC26.5.3计数器的分析6.5.3.1计数器的功能和分类1.计数器的功能记忆输入脉冲的个数；用于定时、分频、产生节拍脉冲及进行数字运算等等。2.计数器的分类同步计数器和异步计数器。加法计数器、减法计数器和可逆计数器。有时也用计数器的计数容量(或称模数)来区分各种不同的计数器，如二进制计数器、十进制计数器、二－十进制计数器等等。2246.5.3计数器的分析6.5.3.1计数器的功6.5.3.2异步计数器的分析Q2D2Q1D1Q0D0Q2Q1Q0CP计数脉冲在异步计数器中，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，因此各个触发器状态变换的时间先后不一，故被称为“异步计数器”。三位二进制异步加法计数器例1.三位二进制异步加法计数器。2256.5.3.2异步计数器的分析Q2D2Q1D1Q0D0QQ0D0Q1D1Q2D2Q0Q1Q2CP计数脉冲三位二进制异步加法计数器Q2Q1Q0

010001010101010001010110

11100000101思考题：试画出三位二进制异步减法计数器的电路图，并分析其工作过程。优点：电路简单、可靠缺点：速度慢226Q0D0Q1D1Q2D2Q0Q1Q2CP计数脉冲三位二进制异6.5.3.3同步计数器的分析在同步计数器中，各个触发器都受同一时钟脉冲输入计数脉冲的控制，因此，它们状态的更新几乎是同时的，故被称为“同步计数器”。例2.三位二进制同步加法计数器三位二进制同步加法计数器Q2Q2J2K2Q1Q1J1K1Q0Q0J0K0&计数脉冲CP2276.5.3.3同步计数器的分析在同步计数器中，Q2Q2J2K2Q1Q1J1K1Q0Q0J0K0&计数脉冲三位二进制同步加法计数器CP分析步骤:1.先列写控制端的逻辑表达式：J2=K2=Q1Q0J1=K1=Q0J0=K0=1Q0：来一个CP，它就翻转一次；Q1：当Q0＝1时，它可翻转一次；Q2：只有当Q1Q0＝11时，它才能翻转一次。228Q2Q2J2K2Q1Q1J1K1Q0Q0J0K0&计数脉冲三2.再列写状态转换表，分析其状态转换过程。20010011110101000000011001301000001101140111111111005100000