集成电子学-2014课件第三章

第三章VLSI集成物理一、基本概念各种各样的场效应晶体管S/D与沟道区为同种类型的半导体栅为MS接触常开器件，加栅压使关断存在IgS/D与沟道区为不同种类型的半导体栅为MOS接触由栅压感应形成沟道Ig很小四端器件MOSFET各种各样的场效应晶体管S/D与沟道区为同种类型的半导体常开器件，加栅压使关断沟道由异质结中的2DEG形成S/D与沟道区为同种类型的半导体常开器件，加栅压使关断长沟MOSFET的特点沟道长度L>>源空间电荷区＋漏空间电荷区沟道的宽度W>>栅下的空间电荷区宽度可以将长沟器件处理为一维问题可以忽略沟道四周的边缘效应MOSFET的能带MOSFET的工作过程及I－V特性亚阈线性饱和VDSVGVG－VtVt00.511.522.510-1210-1010-810-610-410-2VGS(V)ID(A)VTLinearExponentialQuadraticI－V特性沟道中任一点的电流：缓变沟道近似：1DMOSFET模型的关键，只适合于长沟器件假设：横向电场方向的变化<<纵向电场的变化2D泊松方程1D泊松方程结果：MOS电容中得到的Qs与表面势的关系仍适用，只是需要考虑随y的变化成立条件：沟道内的绝大部分，除漏附近和夹断区沟道中任一点的电流：关键问题求Qn的积分，不同的模型有不同的求法Pao－sah模型（Pao－sah积分），双重积分，只有数值解，同时有漂移，扩散项，所有工作区有效薄层电荷模型chargesheetmodel，非解析，只是没有双重积分，没有分区过渡自然解析模型

Variabledepletionchargemodelsquare－lawmodel

简单的分区模型VDS<VG-VTVDS>VG-VT阈值电压经典强反型条件：非均匀掺杂亚阈特性亚阈斜率扩散电流衬偏效应使耗尽区加宽沟长调制效应CLM饱和后，夹断区长度随VDS继续增加，使有效沟长Leff减小短沟效应1、电荷共享现象原因电荷共享DIBL效应源漏穿通反向短沟效应短沟效应2、穿通punchthrough现象原因栅压失控体穿通2、DIBLDraininducedbarrierlowering现象原因窄沟效应边缘效应二、集成电路版图中的图形匹配技术在半导体工艺技术中，一般是按最小特征尺寸来对设计技术进行划分的。特征尺寸小于1微米——亚微米设计技术（SubMicrometer）特征尺寸小于0.5微米——深亚微米设计技术（DSM：DeepSubMicrometer）特征尺寸小于0.25微米——超深亚微米设计技术（VDSM：VeryDeepSubMicrometer）。集成电路中器件的不匹配是指在理论上设计与实际工艺加工结果不一致的现象。版图设计时需要图形匹配的原因：数字电路——优化版图布局和提高芯片集成度模拟电路——优化电路特性，提高设计精度随着半导体技术不断发展，加工尺寸不断缩小，工艺参数的分布导致的器件结构参数和电学参数的分布，直接引起了器件不匹配以及成品率的降低在版图设计中，需要进行匹配的主要有以下几种敏感器件。电流镜（包括MOS管和电阻）用于分压的电阻（AD/DA）用于电流比例设定的电阻差分对管电压/电流基准源用于运放加/减比例的电阻为需要匹配的器件创造相同的光刻环境，就称之为匹配。匹配可以分为以下三种：1）横向匹配2）纵向匹配3）中心匹配。1器件要相互靠近摆放将器件靠近摆放，这是使器件匹配的一个基本要求。2使器件摆放在同一个方向在工艺生产过程中，刻蚀速度经常会在一个方向上比另一个方向刻蚀得快，因此，如果器件摆放方向不一致，可能会出现理论上宽长比应该一致的的A管和B管实际上宽长比差别很大的情况，因此应该保持器件摆放方向一致。3器件要保持同一个大小当晶体管的长度和宽度不同时，其匹配性是很差的，因此在版图设计中应避免使用不同长度和宽度的晶体管来进行匹配。4选择合适的中间值当根部件以多个电阻的匹配为例，所谓根部件，就是我们可以选取一个适当阻值（宽度和长度）的电阻，其他的电阻都可以用这个电阻来设计，我们选取的这个电阻就可以称为根部件。同样以电阻为例，如果所有电阻尺寸一样，形状一样，方向一样而且都相互靠近，那么我们就可以得到一个很好的匹配。如果这个电阻过刻蚀，那么所有其他电阻也都同样程度地过刻蚀，所以这些电阻仍然互相匹配。灵活运用器件的并联、串联特性，选取一个适当的中间值来作为根部件的尺寸。合适不合适5交叉法（InterdigitatingDevices）对于任何部件，只要有两个或两个以上，就可以交叉排列来进一步优化其匹配度。对于交叉排列的器件，布线上我们一般采取蛇形线上下行走的方式来对匹配性进行优化。

6添加DUMMY器件在版图设计中内部和边缘处部件所处的环境并不一致——边缘处的部件相对来说是暴露在外面的。当对这些部件进行刻蚀的时候，边上的部件可能会被刻蚀得多一些，从而使它们和中间的部件在尺寸上有所不同。可以在部件的两边添加DUMMY器件，来确保边缘部件的精度。根据实际情况将这些器件的各端都短接到电源或地或悬空，使其处于对电路无影响的状态。当要求某些器件的匹配精度非常高的时候，也可以在这些器件的周围都添加上DUMMY器件，形成一个密封的环形将该器件包围起来。这样就可以防止芯片四周的过度刻蚀而保证器件周边环境的一致性。这种方法的缺点是会占用很大的面积，应根据项目的实际需求来取舍。7共心对称法把器件围绕一个公共的中心点放置称为共心布置，或器件在一条直线上对称放置共心技术。该技术可有效减少在集成电路中存在的热梯度或工艺的线性梯度的影响。对于两个器件——“四方交叉法”，即把每一个需要匹配的器件都拆分为相同的两个，然后将得到的四个器件以中心对称的方式放置在对角线的四角上。——差分对电路中大量使用。为实现差分对电路良好匹配，在采用共心对称法进行版图设计时，将M1和M2均拆分为2个宽长比为4u/2u的MOS管，并将它们交叉对称放置。采用拆分单个匹配器件再交叉对称放置的设计方法，可以使工艺误差被各个器件分摊，减小差分对的输入失调。图中还在外围加了一圈保护环来隔离耦合噪声对差分对的影响。8匹配信号路径由于信号线的长度、宽度以及寄生参数等都会对匹配的性能造成影响，因此，要获得良好的匹配效果，仅仅匹配器件是不够的，还要让信号线也能够高度匹配。以差分逻辑为例，对信号线进行匹配的关键就是要匹配路径的长度和连线导线。具体的做法就是使连接匹配器件的信号线长度基本保持一致且对称放置。在上图中，M1和M2的栅、源、漏端的连接都是基本对称且连接长度基本一致的。此外，对于需要匹配的器件，应避免在金属走线在其上方跨过。需要精确匹配的器件之间的间隙也不能用来布线。这样才能够最大程度地减小芯片中噪音和耦合效应的影响。9尽量采用大尺寸的器件在相同的工艺偏差下，大尺寸器件的误差百分比可以远小于小尺寸器件的误差百分比。对器件精度的要求比较高时，选择适当的大尺寸器件不失为一种方便而又有效的方法。但如果尺寸太大，有可能会增大芯片中的一些寄生效应的影响。三、布局布线与寄生器件

集成电路上有许多平行的导体，它们上下层相互重叠或者并排排列。只要在相邻的地方或在衬底中有注入杂质，就会有寄生参数产生。主要的寄生参数包括寄生电容、寄生电阻和寄生电感这三种。寄生器件会降低电路的速度，改变频率的响应或者是产生一些不可预知的影响。

各层的布线宽度、线条数目等均不相同。从低层到高层，线宽、线间距逐渐增加。相应地，连线也由局部短线变为全局长线。在最低的一、二层，布线主要是短线，其RC延时影响不大，因此可以采用紧凑布局方式，使封装密度最大。在最上层，布线主要为全局长线，往往是可决定系统性能的关键线网，因此需要采用宽松的布局方式，以增加线间距、减小关键线网上的时延与串扰。此外，顶层金属线一般最厚，有利于布置低偏差的时钟线、低损耗的电源总线和传送速度快的数据线。片上互连的关键线网包括信号线、时钟线、电源线与地线。合理布线优化，可以消除布线拥挤、优化时延、减小耦合效应、消除串扰、保证信号完整性，提高互连系统性能。.1信号线布线信号线作为片上互连传输信号的主要路径，遵循如下的布线特点：（a）尽量缩短平行走线的长度以降低串扰的影响。（b）相邻层间的信号线设计成X走向与Y走向，通过互相垂直正交分布，增加自电容，减小互电容，降低耦合电容，来避免平行走线带来的巨大串扰。Example:Intel0.25micronProcess5metallayersTi/Al-Cu/Ti/TiNPolysilicondielectric（c）交指状结构布线，以体积换性能。尽管空间是芯片设计的一个重要限制因素，但如果能以很少的空间牺牲来得到较大的性能提高，也是很可取的。下图给出了该结构的具体应用。如将10um的时钟信号线用两条5um的信号线代替，两条3um的地线用三条2um的地线代替。这种方法不仅不增加电阻，而且能使总电容减少27%，总电感减少43%，面积仅增加11%。在整个布图流程中，时钟布线位于布局之后而一般信号网布线之前。由于时钟线网在整个超大规模集成电路设计中的重要性，时钟布线往往被授予最高的优先权。时钟布线的主要目标是尽量减少时钟偏差，对连线总长度及延时进行优化。2、时钟线布线（a）时钟子树的拓扑生成，将给定的时钟端点按照一定的方式生成一棵树状的拓扑结构，使时钟偏差和布线总长最小化。（b）时钟树的实体嵌入，该过程确定时钟线网的具体布线。时钟线网布线时，要优化连线长度，且保证延迟平衡。（c）采取缓冲器插入优化策略。缓冲器对负载电容具有去耦合效应，适量地在时钟线网中插入一些缓冲器，可有效地改善连线延迟。（d）变线宽优化策略。通过选择合适的连线尺寸对互连线进行优化，减少互连线的连线时延，增加时钟网络的可靠性，降低偏差敏感度。3电源/地网络布线进入纳米级阶段，随着特征尺寸的缩小与IP的大量应用，设计的集成度大大提高，增加了设计的功耗密度。同时，芯片核心电压的降低，如65nmCMOS工艺的供电电压已经低至0.75V，电源的抗干扰能力不断减弱。这些问题导致电源/地网络设计的难度大大增加，设计中所需要考虑的因素也随之复杂：（a）电路可靠性问题，必须满足最大电压降约束和金属电迁移约束。过大的电压降会导致逻辑错误或降低开关速度，过大的金属电迁移则可能导致电源/地网络过早失效。（b）布线面积优化问题，为满足最大电压降和金属电迁移约束，一般采用加宽电源线和地线的方法。但布线资源会很宝贵，直接影响集成度，因此必须对电源/地线网络的面积进行优化。（c）均匀供电问题，尽可能地避免某些区域电流过度集中，局部过热的现象。1、寄生电容下图是四条metal2跨在在两条metal1的上一层时的情况。图中的每两条金属线之间都存在着平板电容。四条metal2的每一条与下一层metal1，metal1与衬底之间也各有一个电容存在。从上到下还有许多边缘电容。当电路对电容的影响不敏感时，这些电容不用过多考虑。但当电路频率很高，电路速度很高的时候，这些电容就会成为降低电路速度，影响频率的重要因素。寄生电容＝金属线宽×金属长度×单位面积电容单位面积电容用平板电容加以近似.平板电容与边缘电容在实际应用中，为了在减小工艺尺寸时使导线的电阻最小，要求保持导线的截面（W×H）尽可能的大；同时，为具有较少的面积开销，采用较小的W值来得到较密集的布线。这使得W/H的比例一直随工艺缩小在稳步下降，进入纳米级工艺，W/H比值已经降到1以下。此时在导线侧面与衬底之间的电容（即边缘电容）成为了总电容的不可或缺的一部分。平板电容由宽度为W的互连线与地平面之间的垂直电场决定，边缘电容用直径等于互连线厚度H的圆柱形互连线模拟，得到如下的近似公式对于多层互联，互连结构中导线间的电容已成为主要因素，对于在较高互连层中的导线来说，这一效应尤为明显，因为这些导线离衬底更远。互连总电容为为减少模型复杂度，有效提取互连电容参数，采用了如图的模型模拟多层互连线结构。其中，与顶端和底部电容器相对应的平行板代表了所有垂直分布的导线，典型情况下认为这两个平行板都作接地处理W、T、D分别为金属线宽度、厚度和离地平面距离，S为线间距，ε表示层间介质的介电常数低K介质材料互连阻容迟滞（RCdelay）引起的信号传播延迟、线间干扰及功率耗散成为集成电路工艺技术发展不可回避的课题，具有较低介电常数的绝缘材料越来越受到青睐Permittivity减小寄生电容，方法主要有以下几种：

1、缩短导线长度

2、选择高层金属走线，在寄生电容中起主要作用的电容通常是导线和衬底之间的电容。

3、走线绕开电路模块和敏感节点2、寄生电阻每一条导线上都伴随着寄生电阻。线电阻R在相当大的频域范围内<10GHZ）,由于趋肤效应不显著可以近似等于其直流值在给定的工艺条件下，互连线厚度是一个常数，所以公式可以重新写成，为材料的薄层电阻，单位为Ω/

即：寄生电阻＝（金属长度/金属宽度）×方块电阻版图设计中经常采用的减少寄生电阻的方法有：

1、增加金属线的宽度，减小金属线的长度

2、多层金属并联走线从下表中可以看出，对于长互连金属是优先考虑的材料，而局部互连则倾向于选择多晶作为互连材料。尽管扩散层（N+、P+）的薄层电阻与多晶相当，但由于其电容大从而与其相关的RC延迟大，因此还是应当尽量避免采用扩散导线。铜互连工艺由IBM公司于1985年率先研制成功，并在申请这项技术专利时将它取名为Damascene铜取代铝作为导线最主要的好处在于电阻值的减小，其次，铜互连可以提高系统的可靠性Electromigration3、寄生电感随着Cu互联及低K技术发展，连线电阻及寄生电容下降，但同时输入时钟频率增大且信号上升时间变短，电信号中包含的高频分量越来越多。这些原因使得电感在芯片上开始显现它重要的作用。寄生电感对互连电路产生包括振荡和过冲效应、信号反射、线间耦合及开关噪声等一系列影响。如果互连线长度l满足下述参考判据，则需要考虑电感的影响其中R、L、C分别为单位长度的电阻、自电感和对地电容，tr是驱动互连线的CMOS电路输入端的信号上升时间。互连线的自感L和互感M的表达式其中W是互连线的宽度，T是互连线的厚度，S是互连线间距，H是互连线与地平面的距离，互连线长度是l。真空磁导率u为4π*10^-7H/m。四、天线效应

1、天线效应（ProcessAntennaEffect，PAE），又称之为“等离子导致栅氧损伤（plasmainducedgateoxidedamage，PID）”。在离子刻蚀等工艺加工过程中，芯片表面会有很多暴露的导体（如金属线或多晶硅）等会收集附近的游离电荷，导致其电位升高。如果有MOS管的栅端与这片导线相连，栅端上的薄氧化层就有可能被导体上积聚的高电压击穿，使电路失效。由于导体收集游离电荷的行为类似于现实中天线收集信号的行为，因此这种现象也被称为“天线效应”。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大在还未形成metal2的时候，AB段metal1上积累的电荷由器件1中的NMOS管的栅极和地之间通路泄放到地，会对NMOS管的栅氧化层造成损害；而器件2的NMOS管的有源区和地之间形成泄放通路，CD段metal1上积累的电荷泄放不会对栅氧化层造成损害。工艺上完成metal2以后，两个器件中所有MOS管的栅氧化层都不会受到损害。2、天线效应的消除对天线效应产生机理的分析，可以得到能够有效消除天线效应的方法：减少暴露的导体面积；在发生天线效应的走线上添加其它的电荷泄放回路。一般在集成电路的版图设计中，消除天线效应的方法有下面三种：

A、增大器件栅极面积，增强栅极对泄放电流的承受能力，减小天线效应的影响。缺点是影响器件性能和增大芯片面积。B、跳线法跳线法就是将存在天线效应的金属层断开，通过通孔连接到其它的金属层，最后再回到之前的金属层。这种方法还可以分为向上跳线法和向下跳线法，如图（c）和（d）所示，其中，向上跳线法更为常用。跳线法对消除天线效应十分有效。缺点是这种方法为了采用不同的金属层，在芯片上增加了通孔，由于通孔电阻的存在，该通路上的电阻也大大增加，有可能会对芯片的性能造成直接的影响。3、添加泄放回路具有天线效应的通路都会直接和MOS管的栅极相连。如果在靠近这个MOS管栅极的位置添加一个连接该通路和地的反偏二极管，就可以在二极管处形成一个电荷泄放回路，从而使MOS管的栅免受通路上积累的电荷损害，这就是添加泄放回路以消除天线效应的原理。如图（b）所示。五、互连延迟互连延迟已经成为确定纳米级CMOS工艺下的VLSI电路性能和可靠性的关键因素。1、TheLumpedRC-Model——Elmore延时模型

在深亚微米工艺之前，互连线的寄生电感效应还不明显，互连线通常等效为分布式的RC树来处理。Elmore模型是广泛使用估算RC树延时的互连模型，由Elmore于1948年提出。在Elmore延时模型中，将非负的冲击响应h(t)作为一个概率分布函数，Elmore延时DT定义为t在该分布函数上的均值其中h(t)要求满足如下条件：对于互连线上某个节点的延时，将其冲击响应h(t)进行拉普拉斯变换，并且展开为如下的级数形式：可以发现Elmore延时等于H(s)的一阶项系数，即：因此，对于一般的RC树，可以采用如式所示面向电阻的方法来给出其任意节点的Elmore延时的解析表达式：式中定义为Rik共享路径电阻，它代表了从根节点s至节点k和节点i这两个路径共享的电阻：如图所示的树结构的RC网络，其节点i的Elmore延时表达式：RCChain71WireModelAssume:WiremodeledbyNequal-lengthsegmentsForlargevaluesofN:Step-responseofRCwireasafunctionoftimeandspace2、

传输线模型随电路的开关速度不断提升及铜互连的应用，信号的上升与下降时间变得可与信号波形“飞跃”导线的时间（由电磁波速度决定）相比拟，导线电感开始支配延时特性，此时必须考虑传输线效应。麦克斯维方程的解除时间变量外还包含了三个空间变量，然而分布电路方法除时间变量外仅包含了一个空间变量。在均匀分布电路理论的基础上，具有常数参量R、L、G和C的常规双导传输线，其电路简图根据克希霍夫电压定律，围绕中间回路电压降的累加为整理得根据克希霍夫电流定律，在图中B点的电流累加可表示为整理得最后的电压和电流形式的传输线方程为1无损传输线2有损传输线所有这些传输线方程都适用于一般瞬态解。传输线上的电压和电流是位置z和时间t的函数。其中，为传输线的特征阻抗，Rtr

为信号源内阻；tf是信号飞跃导线时间（Timeofflight）;CL

是导线的容性负载对于互连电阻占支配的互连线，其互连时延可以用RC模型表示若互连线是互连电感占主导地位，互连时延采用RLC模型，其表达式为：不论是RC传输线，还是RLC传输线，其互连时延主要由以下两个部分组成1）信号到达终端负载的时间；2）容性负载充电时间。时延优化技术1插入缓冲器技术插入中继缓冲器是减少长导线传播延时最常用的设计方法，一般由级联的反相器构成。插入缓冲器能够恢复电位，阻止互连线上电容的累加效应，使延迟与互连长度成线性关系降低延迟。它逻辑上不负担任何功能，主要用于增强长连线的驱动能力与减少线上时延。线长为L的二端连线，从源到漏的时延可以表示为互连延时随线长而迅速上升。互连时延是线长L的二次函数。当电路规模增大时，连线长度逐渐增加，互连延时随线长而迅速上升。假设每隔距离l插入一个缓冲器，如图所示，则共要插入n=L/l个缓冲器，此时从源到漏的时延可以表示为式中，tS是源到第一个缓冲器时延，tD是最后一个缓冲器到漏的时延。t是两个缓冲器之间的时延。对于插入的缓冲器，可以等效为输出电阻R与本征电容C形式，其中，Rd与Cd分别表示最小尺寸缓冲器的输出电阻与本征电容，s是尺寸系数。尽管缓冲器能够改善互连时延，但其本身具有一定的延迟

(Tbuff=RC)，过多的插入缓冲器可能反而会导致互连延时的增加。因此必须对插入缓冲器数目进行合理优化。对于插入n个缓冲器的互连线，其时延可以表述如下设

和，求得n，s和tp,min：在65nmCMOS工艺下，推导出一条长10cm，宽1um的Cu-1全局互连线的传播延时为9.45ns。利用上面提到的插入缓冲器技术，将该导线分成26段可使它的延时最小，其结果是总延时为1.76ns，大大改善了互连性能。表明插入缓冲器能够使一条导线的延时与长度的关系改变为线性。互连线越长，插入优化效果越明显。对于一个给定的工艺和给定的互连层，存在缓冲器之间导线段的最优长度。这一临界长度由下列表达式给出插入缓冲器来减少导线延时只有在导线长度至少为临界长度的两倍时才有意义。2互连线宽优化技术纵向双极晶体管截面图六、小尺寸CMOS器件闩锁效应（Latch

up）

A、双极晶体管之间的隔离横向PNP晶体管截面图纵向NPN晶体管截面图为了在CMOS应用中,能同时将p沟道与n沟道MOSFET制作在同一片芯片上,需要将两管隔离.采用一额外的掺杂及扩散步骤在衬底中形成阱并施以反偏电压可起到隔离作用.

阱中的掺杂种类与周围衬底不同.阱的典型种类有p阱、n阱以及双阱.B、MOS晶体管之间的隔离CMOS电路p阱工艺

实现CMOS电路的工艺技术有多种。CMOS是在PMOS工艺技术基础上于1963年发展起来的，因此采用在n型衬底上的p阱制备NMOS器件是很自然的选择。由于氧化层中正电荷的作用以及负的金属(铝)栅与衬底的功函数差，使得在没有沟道离子注入技术的条件下，制备低阈值电压(绝对值)的PMOS器件和增强型NMOS器件相当困难。于是，采用轻掺杂的n型衬底制备PMOS器件，采用较高掺杂浓度扩散的p阱做NMOS器件，在当时成为最佳的工艺组合。

考虑到空穴的迁移率比电子迁移率要低近2倍多，且迁移率的数值是掺杂浓度的函数(轻掺杂衬底的载流子迁移率较高)。因此，采用p阱工艺有利于CMOS电路中两种类型器件的性能匹配，而尺寸差别较小。p阱CMOS经过多年的发展，已成为成熟的主要的CMOS工艺。与NMOS工艺技术一样，它采用了硅栅、等平面和全离子注入技术。n阱CMOS工艺

采用p型衬底材料制备NMOS器件，采用离子注入形成的n阱制备PMOS器件，采用沟道离子注入调整两种沟遭器件的阈值电压。

n阱CMOS工艺与p阱CMOS工艺相比有许多明显的优点。可以直接利用已经高度发展的NMOS工艺技术；其次是制备在轻掺杂衬底上的NMOS的性能得到了最佳化--保持了高的电子迁移率，低的体效应系数，低的n+结的寄生电容，降低了漏结势垒区的电场强度，从而降低了电子碰撞电离所产生的电流等。这个优点对动态CMOS电路，如时钟CMOS电路，多米诺电路等的性能改进尤其明显。这是因为在这些动态电路中仅采用很少数目的PMOS器件，大多数器件是NMOS型。由于电子迁移率较高，因而n阱的寄生电阻较低；碰撞电离的主要来源—电子碰撞电离所产生的衬底电流，在n阱CMOS中通过较低寄生电阻的衬底流走。而在p阱CMOS中通过p阱较高的横向电阻泄放，故产生的寄生衬底电压在n阱CMOS中比p阱要小。在n阱CMOS中寄生的纵向双极型晶体管是PNP型，其发射极电流增益较低，n阱CMOS结构闩锁效应的几率较p阱为低。由于n阱CMOS的结构的工艺步骤较p阱CMOS简化，也有利于提高集成密度．

下图为使用p阱技术制作的CMOS反相器的剖面图.在此图中,p沟道与n沟道MOSFET分别制作于n型硅衬底以及p阱之中.n阱与p阱CMOS倒相器结构Q1是双发射极纵向PNP晶体管，发射区由PMOS管的源漏构成，基区由N阱构成，集电区由P衬底构成。基极和集电极的电流增益β1可以达到几百。Q2是双发射极横向NPN晶体管，发射区由NMOS管源漏构成，基区由P衬底构成，集电区由N阱构成。基极和集电极的电流增益β2从0.1到10倍变化。Rwell是N阱寄生电阻，阻值一般是1kΩ到20kΩ。衬底电阻Rsub在很大程度上决定于衬底结构，以上四个器件构成可控硅整流器（SCR）电路。

寄生的pnpn双端器件是由一横向的pnp及一纵向的npn双极型晶体管所组成.p沟道MOSFET的源极、n型衬底及p阱分别为横向pnp双极型晶体管的发射极、基极及集电极n沟道MOSFET的源极、p阱及n型衬底分别为纵向npn双极型晶体管的发射极、基极及集电极,其寄生部分的等效电路如图所示RS及RW分别为衬底及阱中的串联电阻.每一晶体管的基极由另一晶体管的集电极所驱动,并形成一正反馈回路,其结构实际上就是一个双端pnpn结结构.若再加上控制栅极,就组成了门极触发的晶闸管(又称可控硅器件).

G控制极K阴极阳极

AP1P2N1N2四层半导体三个

PN

结晶闸管的结构晶闸管是具有三个PN结的四层结构,如图。C、晶闸管间的工作原理P1P2N1N2K

GA晶闸管相当于PNP和NPN型两个晶体管的组合KAT2T1+_P2N1N2IGIAP1N1P2IKGP1P2N1N2N1P2AGKT1T2A

在极短时间内使两个三极管均饱和导通，此过程称触发导通。形成正反馈过程KGEA>0、EG>0EGEA+_R晶闸管导通后，去掉EG

，依靠正反馈，仍可维持导通状态。GEA>0、EG>0KEA+_RT1T2EGA形成正反馈过程晶闸管导通的条件晶闸管正常导通的条件：

1）晶闸管阳极和阴极之间施加正向阳极电压，UAK>02）晶闸管门极和阴极之间必须施加适当的正向脉冲电压和电流，UGK>0晶闸管导通后，控制极便失去作用。依靠正反馈，晶闸管仍可维持导通状态。晶闸管关断的条件晶闸管的关断只需将流过晶闸管的电流减小到其维持电流以下，可采用：阳极电压反向减小阳极电压增大回路阻抗

.维持晶闸管导通的条件：保持流过晶闸管的阳极电流在其维持电流以上正向特性反向特性URRMUFRMIG2>IG1>IG0

UBRIFUBO正向转折电压IHoUIIG0IG1IG2+_+_反向转折电压正向平均电流维持电流U伏安特性（静特性）正向特性IG=0时，器件两端施加正向电压，只有很小的正向漏电流，正向阻断状态。正向电压超过正向转折电压Ubo，则漏电流急剧增大，器件开通。随着门极电流幅值的增大，正向转折电压降低。晶闸管本身的压降很小，在1V左右。晶闸管的伏安特性(IG2>IG1>IG)晶闸管的伏安特性2)反向特性施加反向电压时，伏安特性类似二极管的反向特性。反向阻断状态时，只有极小的反相漏电流流过。当反向电压达到反向击穿电压后，可能导致晶闸管发热损坏。在CMOS电路中，由于寄生的PNP和NPN

形成正反馈可控硅整流器（SCR）。有可能会在电源VDD和地线GND之间产生一低阻抗通路，形成较大电流烧毁芯片

.一是当电压达到转折电压UBO时,器件会经过负阻区由阻断状态进入导通状态.这种状态的转换,可以由电压触发(Ig=0),也可以由门极电流触发(Ig≠0).实际电路工作时,闩锁主要归因于后者.由图可见,门极触发可以大大降低正向转折电压.电路进入正向导通后,只要电路中的电流大于维持电流IH,器件将一直处于正向导通状态.一旦电流小于IH,器件将按原路恢复到正向截止状态.D、CMOS器件闩锁效应

）电压触发是在较大的电源电压偏置下,双端pnpn结机构中的第二个被反偏的pn结发生初始雪崩倍增并继而由载流子运动的再生反馈效应而形成闩锁的.可以证明,电压触发形成闩锁的条件是两个管子的共基电流增益之和大于等于1(α1+α2≥1.它是由晶体管共基电流增益α随电流变化而变化所造成的,该触发过程需要一定的时间.门极电流触发则采用了辅助手段可以使器件不必借助初始雪崩倍增而直接产生再生反馈效应形成闩锁,该触发过程时间极短。.在正常工作时,电路的电流由外电路和器件共同决定,类似于普通pn结.可以从宏观角度直观地来了解CMOS电路闩锁效应发生的物理过程.在通常条件下,VDD与VSS之间有一个反偏的阱—衬底pn结隔离,只有很小的二极管漏电流在其间流过.但当CMOS集成电路接通电源后,在一定的外界因素触发下(如大的电源脉冲干扰或输入脉冲干扰,特别是在辐射条件下),VDD与VSS之间会产生一个横向电流IRS,,从而使p沟MOSFET源区p+周围的n型衬底电位低于p+源区。当这个电位差达到一定程度时(>0.7V,相当于对pnp管注入基极电流),横向pnp晶体管会导通而进入放大区.同样,p阱内的横向电流IRW产生的压差会使寄生的纵向npn晶体管也导通而进入放大区(相当于对npn管注入基极电流),这样就形成了一个正反馈的闭合回路此时即使外界的触发因素消失,在VDD与VSS之间也会有电流流动,这就是在外界触发下闩锁效应形成的过程.由上述分析可知,CMOS电路中的寄生双端pnpn器件,相当于一个由噪声引起的兼有电压触发和门极电流触发的可控硅器件.串联电阻RS及RW越大越容易引起闩锁.

下面给出门极电流触发闩锁的条件.假设pnp管的共射电流增益为β1,npn管的共射电流增益为β2.根据射、集、基极的电流关系有所以式中IRS

、IRW较小,所以有

IC2≈β1β2Ig若β1β2>1,则Ig的反馈量IC2>Ig.这样,两个寄生管同时工作,形成正反馈回路,加深了可控硅导通,一股大电流将由电源供应处(VDD)流向接地端,导致一般正常电路工作中断,甚至会由于高电流散热的问题而损坏芯片本身由此可见,产生闩锁的基本条件有三个:(1)外界因素使两个寄生晶体管的EB结处于正向偏置;(2)两个寄生三极管的电流增益的乘积大于1;(3)电源所提供的最大电流大于寄生可控硅导通所需的维持电流。减少串联电阻RS及RW,降低寄生三极管的电流增益可有效地提高抗闩锁能力.必须从版图设计、工艺等方面采取各种措施以消除闩锁的发生.版图级抗闩锁措施(1)加粗电源线和地线,合理布局电源接触孔,减小横向电流密度和串联电阻.采用接衬底的环形VDD电源线,并尽可能将衬底背面接VDD.增加电源VDD和VSS接触孔,并加大接触面积.对每一个接VDD的孔都要在相邻的阱中配以对应的VSS接触孔,以便增加并行的电流通路.尽量使VDD和VSS的接触孔的长边相互平行.接VDD的孔尽可能安排得离阱远些.接VSS的孔尽可能安排在p阱的所有边上.E、抗闩锁效应措施(2)晶体管的电流增益的表达式为[5]上两式中,Wb为基区宽度,L为扩散长度,D为扩散系数,τ为载流子寿命.增大基区宽度可以有效地降低电流增益。尽可能使p阱和PMOS管的p+区离得远一些.例如,输出级的NMOS、PMOS放在压焊块两侧,可大大减小pnp的电流增益.(3)采用保护环.如图所示是采用保护环的反相器剖面图.保护环降低了RS及RW,增加了pnp管的基区宽度,从而使pnp的电流增益下降.工艺级抗闩锁措施可知,降低少数载流子的寿命可以减少寄生双极型晶体管的电流增益,一般使用金掺杂或中子辐射技术,但此方法不易控制且也会导致漏电流的增加深阱结构中,纵向寄生晶体管的基区宽度较大,可以降低它的电流增益。高能量离子注入以形成倒转阱,可以提升基极杂质浓度,由式可知能降低纵向双极型晶体管的电流增益.在倒转阱结构中,阱掺杂浓度的峰值位于远离表面的衬底中,它同时能降低阱中的串联电阻RW.如图所示是倒转阱中离子注入杂质浓度的分布情况.电路应用级抗闩锁措施要特别注意电源跳动,防止电感元件的反向感应电动势或电网噪声窜入CMOS电路,引起CMOS电路瞬时击穿而触发闩锁效应.因此在电源线较长的地方,要注意电源退耦,此外还要注意对电火花箝位.防止寄生晶体管的EB结正偏.输入信号不得超过电源电压,如果超过这个范围,应加限流电阻.因为输入信号一旦超过电源电压,就可能使EB结正偏而使电路发生闩锁.输出端不宜接大电容,一般应小于0.01μF.电流限制.CMOS的功耗很低,所以在设计CMOS系统的电源时,系统实际需要多少电流就供给它多少电流,电源的输出电流能力不要太大.从寄生可控硅的击穿特性中可以看出,如果电源电流小于可控硅的维持电流,那么即使寄生可控硅有触发的机会,也不能维持闩锁,可通过加限流电阻来达到抑制闩锁的目的.六、ESD保护

在干燥的环境中，人体或仪器很容易积累大量的静电，形成很强的电场。在集成电路芯片在运输、使用或测试过程中，如果接触到了带有强电场的人体或仪器，芯片上的器件就有可能被击穿，形成的高电压也会产生大电流。如果芯片上的器件或连线被烧毁，则芯片就会被损坏，严重影响芯片的可靠性和成品率。1ESD保护结构的必要性随着超大规模集成电路技术发展到深亚微米阶段，栅氧化层的厚度已经小于10纳米，PN结点结深也已经到达0.15微米甚至更小[15]。这些尺寸的减少是ESD现象在芯片上更容易发生。与微米、亚微米工艺相比，CMOS集成电路对ESD保护的要求在深亚微米工艺条件下达到了一个新的高度。一方面要求设计要能够给芯片提供足够的ESD保护，另一方面从节约芯片面积的观点考虑，要能够尽量减小ESD保护结构在版图中占用的面积，并使芯片保持低的RC延迟来实现电路的高密度和高速度[16]。2人体和仪器对集成电路产生静电泄放的机理ESD即静电放电效应，是芯片的制造、运输和使用过程中最易造成芯片损坏的因素之一。它的产生主要有三个途径：人体接触、机器接触以及自产生电荷。由图可以看出，人体和仪器的静电泄放有所不同。在接触芯片时，人体和仪器的静电电压、等效串入电阻和电感值的不同使泄放电流的大小和持续时间也不同。3、常用的ESD保护方法ESD保护通常的做法是采用钳制的方法把瞬态高压降至安全电压以内，并把瞬态高压产生的瞬态大电流泄放掉。在版图设计中常用的ESD保护结构主要有三种，如下图示的栅极接地MOS结构。

（a)图中，MOS管的栅极直接连接到电源地。这种结构比较简单，其ESD保护能力一般可以达到2000V。这种结构的原理是采用ggMOS管来钳位高压脉冲（正脉冲或负脉冲），从而起到ESD保护的作用。但是，为了泄放足够的电流，PMOS管和NMOS管都需要设计成很大的尺寸，因此这种ESD保护方法会浪费大量的芯片面积。GGNMOSCMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底–漏极)晶体管。这个寄生的晶体管开启时能吸收大量的电流。利用这一现象可在较小面积内设计出较高ESD耐压值的保护电路,其中最典型的器件结构就是栅极接地NMOS(GGNMOS,GateGroundedNMOS)。右图展示了这一过程的I-V特性,其中(Vt1,It1)为衬底和源之间的PN结正偏,横向晶体管开启时的电压电流,(Vh,Ih)为NMOS横向晶体管的钳位电压和电流,(Vt2,It2)是NMOS横向晶体管发生二次击穿时的电压和电流。NMOS管正常工作的区域在Vop之内。在正常工作，横向晶体管不会导通。当ESD发生时,漏极和衬底的耗尽区将发生雪崩,并伴随着电子空穴对的产生。一部分产生的空穴被源极吸收,其余的流过衬底。衬底电阻Rsub的存在,使衬底电压提高。当衬底和源之间的PN结正偏时,电子就从源发射进入衬底。这些电子在源漏之间的电场的作用下,被加速,产生电子、穴的碰撞电离,从而形成更多的电子空穴对,使流过n-p-n晶体管的电流不断增加,最终使NMOS晶体管发生二次击穿,此时的击穿不再可逆,则NMOS管损坏。为了防止如噪音等外界影响,使NMOS在正常工作区域触发,Vop与Vh之间需要一个安全区。Vox是NMOS管的栅氧击穿电压。如果ESD保护器件的电压设计在安全区与栅氧击穿区之间,电流设计在It2以内,ESD保护器件就能在不损伤管子也不影响工作电路的情况下完成对电路的保护。可以通过ESD钳制电路的HBM（人体模型，1.5K）耐压值来推断ESD钳制电路器件的大概宽度。

如果GGNMOS可通的最大电流密度是10mA/μm,则要达到2kVHBM耐压值,这个ESD钳制电路要经受1.33A的电流，NMOS的宽度至少是133μm。为了在较小的面积内画出大尺寸的NMOS管子,在版图中我们采用常把它画成手指型(finger-type)。（b）为栅半浮结构,由于栅漏间寄生电容的存在,ESD瞬态正电压加在PAD上时,NMOS上的栅极也会耦合一个瞬态正电压,因此NMOS上的每一个“手指”会一齐导通,不用到达Vt1就能进入寄生横向晶体管骤回崩溃区(snapbackregion)。栅极电压由Rgate放电到地。这个瞬态电压持续的时间由栅漏寄生电容和栅地电阻组成的RC时间常数决定。栅地电阻必须足够大,保证在电路正常工作时这个栅极耦合NMOS管是关闭的。（c）是栅耦合结构，这种ESD保护结构中只使用了一个NMOS管，但在它的栅源之间加入了一个电阻，栅漏之间加入了一个电容。这种结构的原理是：当I/O管脚加入一个负脉冲的时候，其保护原理与（a）、（b）中的原理相同。当I/O管脚加入的是正脉冲的时候，NMOS管栅极与漏极之间的电容可以在瞬间将栅电压提高，使NMOS管开启，给I/O管脚上的电荷提供一个到地的泄放通路。这时，通过NMOS管的栅极与源极之间的电阻给电容充电，使栅电压慢慢下降。当栅电压下降到低于NMOS管的阈值电压的时候，NMOS管就被关断。由此可以看出，这种结构的ESD保护的脉冲宽度，也即泄放时间的长短与RC充放电常数有关。七、衬底串扰噪声

随着集成电路设计进入深亚微米，芯片的集成度显著提高，金属线的布线层数、布线密度急剧升高，使信号线之间的寄生关系错综复杂。金属布线层数与密度的变化使串扰噪声对芯片的影响也越来越大。在深亚微米工艺设计中，特别是在0.13微米及以下尺寸的工艺设计中，串扰是影响芯片性能的主要问题之一。芯片上的连线之间会产生寄生耦合。芯片加工中采用的材料、连线的尺寸、连线的间距等因素都会对芯片的最终性能产生极大的影响。1、串扰的产生

芯片上的串扰实际上就是一种噪声，这种噪声是由芯片上相邻的互连线之间的寄生耦合引起的。在两条并行的长走线上容易发生串扰。在这两条金属线中，我们将能够对另一条金属线产生影响到定义为施扰线，而被影响到那一条金属线则定义为受扰线。

串扰机理

互感与互容是串扰噪声的两个重要耦合源。其中互感Lm

由施扰互连线（Aggressor）通过磁场在受扰互连线(Victim)上感应出电流产生。本质上，如果施扰线与受扰线足够接近，施扰线的磁场就会包围受扰线，并在其上感应出电流。这种通过磁场产生的电流耦合在电路模型中用互感表示。互感Lm会在受扰线上引入电压噪声，且该感应噪声与施扰线的电流变化率成正比，其幅值如下，因此在高速数字电路中变得非常重要。引起串扰的另一个重要原因是互容Cm

，它由两条导线通过电场耦合产生。在电路模型中，由电场激发的耦合称为互容。互容Cm

在受扰线上引入一个电流，该感应电流与施扰线上的电压变化率成正比，其幅值如式：在多互连线结构中，单导线情况已经不再适用，为了完全评估互连线系统的电气特性，需要引入互连线矩阵（InterconnectMatrix）的概念。互连线矩阵包括电感矩阵与电容矩阵，描述了由N条导线组成的系统，常应用于场仿真器LNN

为互连线N的自电感，LMN

为互连线M与互连线N之间的互感。CNN

为导线N接地电容加上导线N对其他导线电容的总电容之和，CMN为导线M与导线N之间的互容。当干扰线上的信号翻转时，由于两线之间的寄生电容两端电压不能突变，导致受扰线上的电压也随之变化。如果受扰线上传输的信号是稳定的，而且干扰线产生的脉冲的宽度又等于或大于信号的保持时间，那么受扰线上的逻辑门就可能会误判，如图（a）。如果受扰线上传输的信号正在翻转，那么串扰脉冲就会与翻转信号叠加或抵消。若翻转信号被叠加，则受扰线上的时序得到改善，若翻转信号被抵消，则受扰线上的时序被恶化，如图（b）

会对串扰造成影响的因素1、驱动端的驱动强度受扰线驱动端的驱动器尺寸越小，受扰线上的信号就越难保持稳定2、干扰线上输入信号的频率与边沿翻转速率越高，产生的串扰效果也就越强。3、产生耦合的位置靠近接收端时，串扰效果就会增加。4、串扰的强度与并行长线的公共长度成正比，与并行长线之间的间距成反比串扰是不同互连线间的能量耦合。当不同结构的电磁场相互作用时，就会发生串扰。作为信号完整性的四大问题（单一网络SI、串扰、轨道塌陷与EMI）之一，串扰现象在数字设计中非常普遍，广泛存在于芯片、PCB板、连接器、芯片封装和电缆等器件上。在多互连线结构中，串扰会产生以下两个方面的危害。其一，串扰会使互连线的有效特征阻抗和传播速度发生改变，影响系统级时序与信号完整性；其二，串扰会在其他互连线上引入感应噪声，减小噪声容限，进一步降低信号完整性。八、封装(Packaging)1、双列直插封装DIP(dualin-linepackage)，1964年美国的Fairchild公司所开发。2、在表面贴装技术SMT(surfacemounttechnology)兴起后，出现小外形封装SOP（smalloutlinepackage）与四方扁平封装QFP(quadflatpackage)。3、管脚大于300后，出现针栅阵列PGA(pingridarray)和球栅阵列封装BGA(ballgridarray)封装。PGA是利用插针(pin)作为输入和输出的接脚；BGA则是利用锡球(solderball)作为接脚。4、单片集成困难时，多芯片组件(Multi-ChipModuleMCM)的应运而生，多芯片组件是将多个裸芯片连接在一起再进行封装，5、CSP(ChipScalePackage)封装，是芯片尺度封装。CSP封装可以让芯片面积与封装面积之比超过1:1.14，面积约为普通的BGA的1/3，仅仅相当于TSOP内存芯片面积的1/6。与BGA封装相比，同等空间下CSP封装可以将存储容量提高三倍。138Flip-ChipBonding倒装芯片140PackageTypes141PackageParametersMulti-ChipModulesCSP封装内存九、MOS场效应晶体管模型模型参数的概念例1，二极管折线模型

瞬态二极管（TransientVoltageSuppressor）简称TVS，MOS管的结构尺寸缩小后，多维的物理效应和寄生效应使得对MOS管的模型描述带来了困难。SPICE中提供了几种MOS场效应管模型，并用变量LEVEL来指定所用的模型。LEVEL＝1MOS1模型

Shichman-Hodges模型LEVEL＝2MOS2模型二维解析模型LEVEL＝3MOS3模型半经验短沟道模型LEVEL＝4MOS4模型

BSIM（Berkeleyshort-channelIGFETmodel）模型下图是MOS管的物理结构。图中，tOX是栅极覆盖的氧化层，L是沟道长度，Leff是沟道有效长度，W是沟道宽度。源极栅极漏极WxxjxjytOXLeffxj1L衬底1、MOS1模型

MOS1模型是MOS晶体管的一阶模型，描述了MOS管电流-电压的平方率特性，它考虑了衬底调制效应和沟道长度调制效应。适用于精度要求不高的长沟道MOS晶体管。（1）线性区（非饱和区）

MOS1模型器件工作特性当VGS>VTH，VDS<VGS－VTH，MOS管工作在线性区。电流方程为：

KP－本征跨导参数；

式中：Xjl－沟道横向扩散长度；L0－版图上几何沟道长度，L0－2Xjl＝L为有效沟道长度；W－沟道宽度；λ－沟道长度调制系数；

VTH－阈值电压。

阈值电压VTH定义为表面势变化时所需的栅电压，有令VT0为VBS=0时的阈值电压，且令体效应系数则可得出：（2）饱和区当VGS>VTH，VDS>VGS－VTH，MOS管工作在饱和区。电流方程为：（3）两个衬底PN结两个衬底结中的电流可用类似二极管的公式来模拟。

当VBS<0时

当VBS>0时

当VBD<0时

当VBD>0时

2、MOS2模型二阶模型所使用的等效电路和一阶模型相同，但模型计算中考虑了各种二阶效应对MOS器件漏电流及阈值电压等特性的影响。这些二阶效应包括：

（1）沟道长度对阈值电压的影响；（2）漏栅静电反馈效应对阈值电压的影响；（3）沟道宽度对阈值电压的影响；（4）迁移率随表面电场的变化；（5）沟道夹断引起的沟道长度调制效应；（6）载流子漂移速度限制而引起的电流饱和效应；（7）弱反型导电。（1）短沟道对阈值电压的影响

沟道长度L的减少，使衬底耗尽层的体电荷对阈值电压贡献减少。体电荷的影响是由体效应系数γ体现的，它的变化使V

TH变化。考虑了短沟效应后的体效应系数γS为：

可见，当沟道长度L减小时阈值电压降低，也就是常说的短沟道效应，公式中γS

代替γ

：（2）静电反馈效应

随着VDS的增加，在漏区这一边的耗尽层宽度会有所增加，这时漏区和源区的耗尽层宽度WD和WS分别为：上式中，

，因此γS修正为：

可见，由于VDS的增加而造成的WD增加，会使阈值电压进一步下降，即DIBL效应，也是一种短沟道效应。DIBL效应：漏致势垒下降效应。即VDS的增加使源漏势垒下降。表现为随着VDS的增加，阈值电压进一步下降。（3）窄沟道效应实际的栅总有一部分要覆盖在场氧化层上(沟道宽度以外)，因此场氧化层下也会引起耗尽电荷。这部分电荷虽然很少，但当沟道宽度W很窄时，它在整个耗尽电荷中所占的比例将增大。与没有“边缘”效应时的情况相比较，栅电压要加得较大才能使沟道反型，如图。引入模型参数来描述阈值电压随沟道宽度的缩小而增加，这时V

TH被修正为：（4）迁移率修正

反型层迁移率是一个描述漏电流的非常重要的物理量，研究表明迁移率主要由散射机制决定,Si表面主要有以下几种散射机制。一种为库仑散射，为电离杂质和界面电荷引起；一种为声子散射，为晶格振动引起；一种为表面粗糙度引起的散射，这种散射为表面所特有。右图为几种不同散射机制对s的影响的示意图，它们满足Matthiessen公式

图中横坐标为有效横向电场，定义为对反型层内的电子分布进行平均的电场，在栅电压增加时，有效横向电场增大，表面迁移率率会有所下降，其经验公式为：式中，µ0表面迁移率；Ucrit为栅-沟道的临界电场强度；

Utra是横向电场系数，它表示VDS对栅-沟道电场的影响；

UEXP为迁移率下降的临界指数系数。（5）沟道长度调制效应

当VDS增大时，MOS管的漏端沟道被夹断并进入饱和，VDS进一步增大，该夹断点向源区移动，从而使沟道的有效长度减小，这就是沟道长度调制效应。

在考虑了沟道长度调制效应后，器件的有效沟道长度为：式中：也可通过给出沟道长度调制系数λ得出有效沟道长度（6）载流子有限漂移速度引起的电流饱和

对于同样的几何尺寸比、同样的工艺和偏置，短沟道器件比起长沟道器件来讲饱和电流要小。

在MOS2模型中，引入了参数νmax表示载流子的最大漂移速率，于是有：

在低电场情形下，载流子的漂移速度与电场强度成比例，且比例因子(迁移率)为常数，但当电场增强到103V/cm以上时，载流子获得的能量增加，散射加强，因而迁移率下降，速度与电场强度不再成正比，当电场继续增加时，载流子获得的能量可以与光学波声子的能量相比，散射时可以发射光学波声子，于是载流子的漂移速度不再增加，而是维持一个一定的数值，称为散射极限速度或饱和速度，以vsat表示。

（7）弱反型导电

MOSFET并不是一个理想的开关，实际上当VGS＜VTH时在表面处就有电子浓度，也就是当表面不是强反型时就存在电流。这个电流称为弱反型电流或次开启电流。SPICE2中定义一个新的阈值电压VON，它标志着器件从弱反型进入强反型。当VGS＜VON时为弱反型，当VGS＞VON时，为强反型。在弱反型导电时，考虑扩散电流分量，可得到漏极电流为漏源电流方程为：

3、MOS3模型

MOS3模型是一个半经验模型，适用于短沟道器件，对于沟长2m的器件所得模拟结果很精确。在MOS3中考虑的器件二阶效应如下：（1）漏源电压引起的表面势垒降低而使阈值电压下降的静电反馈效应；（2）短沟道效应和窄沟道效应对阈值电压的影响；（3）载流子极限漂移速度引起的沟道电流饱和效应；（4）表面电场对载流子迁移率的影响。MOS3模型参数大多与MOS2相同，但其阈值电压、饱和电流、沟道调制效应和漏源电流表达式等都是半经验公式，并引入了新的模型参数：η（EAT）、δ（DETA）、θ（THETA）和κ（KAPPA）。下面分别讨论MOS3半经验公式及这三个参数的意义：（1）阈值电压的半经验公式式中，η是模拟静电反馈效应的经验模型参数，

FS为短沟道效应的校正因子，FN为窄沟道效正因子。

在MOS3中采用改进的梯形耗尽层模型，考虑了圆柱形电场分布的影响，如图所示。图中Wc为圆柱结耗尽层宽度，Wp为平面结耗尽层宽度。（2）表面迁移率调制

表示迁移率和栅电场关系的经验公式为：式中经验模型参数θ称为迁移率调制系数。（3）热电子速度饱和热电子速度饱和使得线性区电流下降，用有效迁移率来模拟，可见当VDS/L增加，有效迁移率下降。（5）沟道长度调制减小量的半经验公式

当VDS大于VDSAT时，载流子速度饱和点的位置逐渐移向源区，造成沟道长度调制效应。沟道长度的减小量ΔL为：

上式中，EP为夹断点处的横向电场，κ为饱和电场系数。（4）饱和电压下降（6）弱反型导电MOS3模型简单，如线性区电流方程为物理模型的泰勒展开：

式中：为衬底电荷的泰勒级数。4、MOS电容模型（1）PN结电容结电容由底部势垒电容和侧壁势垒电容两部分组成，当VBS，VBD<(FCφB)时模型中有两个反向衬底电容CBD和CBS，还有三个与器件特性密切相关的电容CGB、CGS、CGD。（2）栅电容

栅电容CGB，CGS，CGD包括随偏压变化及不随偏压变化两部分：

CGB＝CGB1＋CGB2

CGS＝CGS1＋CGS2

CGD＝CGD1＋CGD2

其中不随偏压而变的部分是ParasiticCapacitance：栅极与源区、漏区的交叠氧化层电容以及栅与衬底间的交叠氧化层电容(在场氧化层上)，即：CGB2＝CGB0L CGS2＝CGS0W CGD2＝CGD0W

随偏压而变的栅电容是栅氧化层电容与空间电荷区电容相串联的部分，模型是Meyer提出的。下表列出了不同工作区栅电容的变化：工作区CGB1CGS1CGD1截止区COXWLeff00非饱和区0COXWLeff/2COXWLeff/2饱和区0(2/3)COXWLeff0不同工作区的栅电容

反映电荷存储效应总的电容模型截至区[VGS<(VTH-2φP)]：弱反型区[(VTH-2φP)<VGS<VTH]：

饱和区[VTH<VGS<(VTH+VDS)]：

线性区[VGS>(VTH+VDS)]：5、串联电阻对MOS器件的影响

漏区和源区的串联电阻会严重地影响MOS管的电学特性，串联电阻的存在使加在漏源区的有效电压会小于加在外部端口处的电压。SPICE2等效电路中插入了两个电阻rD和rS，它们的值可在模型语句：“．MODEL”中给定，也可通过MOSFET中的NRD和NRS来确定。rD＝RshNRD

rS＝RshNRS

式中，Rsh－漏扩散区和源扩散区薄层电阻；NRD—漏扩散区等效的方块数；NRS—源扩散区等效的方块数。MOSFETSpice模型的比较一级MOSFET模型不很精确，理论上太复杂，有效参数太少，多用来迅速、粗略地估计电路性能。二级MOSFET模型可以使用于复杂程度不同的模型。二级模型计算较多，占用CPU时间长，常常不能收敛。三级MOSFET模型的精度与二级模型相同，计算时间和重复次数少，只是某些计算比较复杂。设计时最好采用三级模型，而在精度要求不高时采用一级模型较好。MOSFET模型参数表公式符号参数名

级

定义默认值单位LL沟道长度DEFLmWW沟道宽度DEFWmVTOVTO1-3零偏阀值电压1.0VKPKP1-3跨导系数2×10-5A/V2γGAMMA1-3体效应系数0.0V1/22φPPHI1-3表面电势0.6VλLAMBDA1,2沟道长度调制系数0.0V-1公式符号参数名

级

定义默认值单位TOX

TOX1-3氧化层厚度1×10-7mNbNSUB1-3衬底掺杂浓度0.0cm-3NSSNSS2,3表面态密度0.0cm-2NFSNFS2,3快表面态密度0.0cm-2NeffNEFF2总沟道电荷系数1XjXJ2,3(金属的)结深0.0mXj1LD1-3横向扩散长度(源和漏)0.0m公式符号参数名

级

定义默认值

单位TPGTPG2,3栅材料类型＋1,-1,01μ0UO1-3载流子表面迁移率600cm2/(V*s)UcUCRIT2迁移率下降临界电场1×104V/cmUeUEXP2迁移率下降时临界电场指数0.0UtUTRA2迁移率下降时临界电场系数0.0VMAXVMAX2,3载流子最大漂移速度0.0m公式符号参数名

级

定义默认值

单位XQC2,3沟道电荷对漏极的分配系数0.0δDELTA2,3阀值电压的沟道宽度效应系数0.0ηETA3静态反馈系数(阀值电压)0.0θTHETA3迁移率调制系数0.0

V-1AFAF1-31/f闪烁噪声系数1.0KFKF1-31/f闪烁噪声指数0.0公式符号参数名

级

定义默认值

单位ISIS1-3衬底PN结饱和电流1×10-14AJSJS1-3衬底PN结饱和电流密度0.0AφjPB1-3衬底PN结内建电势0.8VCjCJ1-3衬底PN结零偏置单位面积电容0.0F/m2MjMJ1-3衬底PN结电容梯度因子0.5