工学微机原理课件

工学微机原理工学微机原理工学微机原理2.18086/8088微处理器的工作模式、引脚信号

2.1.18086/8088微处理器的两种工作模式8086/8088微处理器有两种工作模式：最大模式和最小模式。用8086/8088构成系统时，可以通过它的引脚MN/来选择两种不同的系统模式，以构成两种不同的应用系统，见图2.1。最小组态模式：当MN/接高电平时，处于最小模式；构成小规模的应用系统，一般用于单板机控制系统，在最小组态模式下，系统的总线控制信号直接由8088/8066来产生，因此，整个系统的控制线路较为简单。最大组态模式：当MN/接低电平时，处于最大模式，构成大规模的应用系统，一般用于系统机，如构成带数值运算协处理器8087、带输入输出协处理器的8089系统，构成由多个8088组成的多主机系统。在最大组态模式下，系统的总线控制信号由总线控制器8288和8088共同形成。2工学微机原理工学微机原理工学微机原理2.18086/82.18086/8088微处理器的工作模式、引脚信号

2.1.18086/8088微处理器的两种工作模式8086/8088微处理器有两种工作模式：最大模式和最小模式。用8086/8088构成系统时，可以通过它的引脚MN/来选择两种不同的系统模式，以构成两种不同的应用系统，见图2.1。最小组态模式：当MN/接高电平时，处于最小模式；构成小规模的应用系统，一般用于单板机控制系统，在最小组态模式下，系统的总线控制信号直接由8088/8066来产生，因此，整个系统的控制线路较为简单。最大组态模式：当MN/接低电平时，处于最大模式，构成大规模的应用系统，一般用于系统机，如构成带数值运算协处理器8087、带输入输出协处理器的8089系统，构成由多个8088组成的多主机系统。在最大组态模式下，系统的总线控制信号由总线控制器8288和8088共同形成。22.18086/8088微处理器的工作模式、引脚信号2.1.28088微处理器的两种状态下引脚的定义8088在两种组态下的引脚定义见图2.1，由于8088是一种准16位微处理器，数据总线16位，外部数据总线8位，引脚AD0－AD7为数据/地址复用线，引脚24#－31#在两种状态下分别有不同的意义，不加括号的定义为最小组态引脚的定义，加括号的定义为最大组态引脚的定义；应用时，最小和最大组态有不的总线形成方法。

1.8088微处理器最小组态的引脚（1）地址/数据线引脚，引脚16#－9#：8088采用地址/数据分时复用方法。AD0－AD7：为数据/地址复用线，双向、三态。这些引脚在第一个周期输出存储(或I/O设备端口)的地址低8位A0－A77，其它时间用于传送数据D0－D7。A8－A15：输出、三态，不作复用，作为访问存储器或外设的地址。32.1.28088微处理器的两种状态下引脚的定义（2）地址/状态引脚，引脚35#－38#。见图2.1A16/S3－A19/S6：为地址/状态复用引脚，输出三态，在总线周期T1时输出存储器的地址A16－A19，在总线周期T2、T3、T4时输出状态信息S3－S6。S6=0时，8086/8088总线相连，S6=1时，8086/8088与总线不相连。S5=0时，表示CPU中断已关闭；S5=1时，表示CPU中断已开放。S4S3的组合表示当前正在使用哪个段寄存器，见表2.1。

（3）读写控制线引脚可以通过它的引脚MN/来选择两种不同的系统模式，以构成两种不同的应用系统。最小组态模式：当MN/接高电平时，处于最小模式；构成小规模的应用系统，一般用于单板机控制系统，在最小组态模式下，系统的总线控制信号直接由8086/8066来产生。4（2）地址/状态引脚，引脚35#－38#。见图引脚32#：读控制，输入有效时低电平时，CPU从存储器或从I/O端口读入数据。见图2.1。引脚29#：写控制，输入有效时低电平时，将数据写入存储器或写入I/O端口。IO/引脚28#：I/O访问或存储器访问，输出高电平时，CPU将访问I/O端口，这时地址总线A0－A15提供16位I/O端口地址，输出低电平时，CPU将访问存储器，地址总线A0－A19提供址。ALE引脚25#:地址锁存允许：输出高电平,复用引脚AD0－AD7、A16/S3－A19/S6正在传送地址信息，时间很短，统利用此脚锁存地址。READY引脚22#：准备就绪：高电平有效，表示被访问的存储器或I/O端口已经准备好，CPU不需要等待。5引脚32#：读DT/引脚27#：数据发送与接收：输出高电平，CPU发送数据，输出低电平时，表示CPU接收数据。见图2.1。

引脚26#:数据允许：低电平有效时，该脚输出低电平时，表示数据总线正在传送数据，用来控制对总线的驱动。IO/、RD、WR引脚27#－29#：构成微机系统的基本信号，合形成4个基本总线操作周期：存储器读、存储器写、IO读和IO写。引脚34#：最小组态模式下的状态输出信号，与IO/和DT/一道进行编码，指示CPU在最小组态模式下的8种工作状态，见表2.2。（4）电源线引脚40#：8086用单一的电源+5V地线：引脚1#和引脚20#，这两个引脚为地线GND。6DT/引脚27#：数据发

（5）请求与响应引脚，见图2.1INTR引脚18#：可屏蔽中断请求：输入高电平有效，设备申请可屏蔽中断。

引脚24#：可屏蔽中断响应，输出低电平有效,来自INTR引脚的中断请求已经被CPU响应，CPU已经进入了中断服务。NMI引脚17#：不可屏蔽中断请求，输出升沿有效时，向CPU申请不可屏蔽中断。HOLD引脚31#：总线保持（总线请求），输入高电平有效,总线请求设备向CPU申请占有总线，回到低电平时，设备对总线的使用已经结束，CPU收回对总线的控制权。772．8088最大组态下引脚的定义8088地址线/数据线，在最大组态与最小组态相同，不同的是一些控制信号，变成输出操作编码的信号，用括号的标示的部分，产生系统控制信号。见图2.1。、、：3个状态信号，输出，编码指示CPU最大组态8种工作状态,见表2.3。QS0、QS1：指令队列状态信号，输出编码反应队列状态。见表2.4。LOCK：总线封锁，输出低电平时，封锁其它总线请求,到指令执行完毕。/，/总线请求/总线同意信号，设备请求总线时，该引脚向CPU发1负脉信号，收到后回答个负脉，表示响应，释放总线，设备可接管总线。

82．8088最大组态下引脚的2.1.38086微处理器两种状态下的引脚的定义8086在两种组态下引脚定义，除引脚2#－8#、39#、34

不同外，其它引脚与8088基本相同，见图2.2。

1.地址/数据线引脚：引脚1#－引脚16#。AD0－AD15：为数据/地址复用线，双向、三态；可作为与存储器、外设交换数据信息的数据线D0－D15，又可作为访问内存、访问外设的地址信息线A0－A15，分时使用。

2.地址/状态引脚：引脚35#－引脚38#A16/S3－A19/S6：为地址/状态复用引脚，输出、三态

3.读写控制引脚：/S7：引脚34#，高8位数据总线允许/状态复用引脚，T1状态，输出BHE信号，表示高8位数据线D8－D15上的数据有效；T2、T3、TW和T4状态，引脚输出信号S7。M/：引脚28#，存储器或IO端口访问信号，输出低电平时，表示CPU正在访问I/O端口，输出高电平时，表示CPU正在访问内存，其余的读写控制引脚与8088相同。92.1.38086微处理器两种状态下的引脚的定义9

2.1.48086/8088最小组态下的总线的形成

1.8位数据总线：见图2.3。采用Intel8286数据收发器进行驱动，朝两个方向驱动数据，发送时，CPU发送数据，接收时，CPU从总线接收数据，因此称为三态双向缓冲器，芯片有两个控制引脚：(1)T脚：控制数据的驱动方向，有效时，向发送方驱动，无效时，向接收方驱动。(2)脚：控制方向，有效时，允许数据输出，无效时，输出呈高阻。数据收发器还有8287、74LS245等。8287与此同时8286相同，只是两个方向上的输出均为相反；74LS245用DIR来标识方向控制，用G来标识输出控制端。

2.20位地址总线：采用三态透明锁存器8282进行锁存和驱动，地址线A0－A7、A16－A19与数据线分时复用，地址信息只有在T1时出现，必须及时进行锁存，要对A0－A19进行驱动，增强负载能力，采用3个8282锁存器来锁存，驱动地址总线，8282有8位输出输入。

102.1.48086/8088最小组态下的总线的形成108282两个控制端：见图2.3(1)STB：选通控制端，用来控制数据锁存。(2)：输出允许控制端，用来控制数据输出。“三态”：指芯片有三态输出能力，输出允许控制端有效时，允许数据输出，输出允许控制端无效时，不允许数据输出（输出引脚呈高阻态）。“透明锁存器”：有效电平控制下（8282是STB信号为高电平有效）输入信号可以直达输出端。当控制无效时（8282是STB信号为低电平），数据被锁存。

3.系统控制信号:

由8088引脚直接提供，如：IO/、、和。

118282两个控制端：见图2.311

2.1.58086/8088最大组态下的总线的形成以IBM－PC/XT为例，介绍最大组态下系统总线的形成，见图2.4。1.系统地址总线采用两个锁存器74LS373和一个单向锁存器74LS244，两个锁存器74LS373，用于地址A12－A19及A0－A7的锁存和驱动（实际上A12－A15可不锁存）,由8288输出的ALE进行控制，单向锁存器74LS244，用于地址A8－A11的锁存和驱动。锁存器74LS373和地址输出由DMA应答电路提供的AENBRD信号进行控制(AENBRD信号，连接到锁存器74LS373、74LS244的端)，当AENBRD信号有效时，表示DMA提供的地址有效，DMA控制器占用总线，两种锁存器输出呈高阻状态，不允许CPU向总线输出地址。122.1.58086/8088最大组态下的总线的形成1返回本章目录

2.系统的数据总线：见图2.4。通过缓冲器74LS245形成与驱动，74LS245由8288的控制信号DT/R连到74LS245的控制端DIR，控制数据的驱动方向，高电平时控制CPU向总线发数据，低电平时控制CPU从总线接收数据，8288的DEN端，经反向后连接到74LS245数据输出控制端G，低电平时允许向两个方向输出数据，高电平时输出高阻。3.系统的控制总线：见图2.4。由总线控制器8288形成，8088的输出引脚S0－S2连接到总线控制器8288的S0－S2通过8288的译码产生以下的控制信号。“命令”信号：I/O写、I/O读，存储器写、存储器读和中断响应，低电平有效，分别用于读写操作、中断响应，形成系统的控制总线。“控制”信号：ALE、DT/R和DEN，用来控制系统的地址和数据总线，包括锁存地址、控制数据驱动方向、允许数据从驱动器输出，意义与最小组态下的情况基本相同，唯一不同的是8288产生的DEN高电平有效。13返回本章目录2.系统的数据总线：见图2.42.28088总线时序

2.2.18088最小组态下的总线时序

1.最小组态下的写总线时序：见图2.5。写总线周期为CPU向外设端口，存储器写数据一次操作时序，包含T1－T44个机器周期，，当外设存储器速度慢于CPU时，还可在T3、T4之间插入多个TW等待周期。

(1)T1状态：CPU输出I/O地址或存储器地址，进行读操作时，引脚IO/M指示本次的对象，低电平时，写到存储器中，高电平时，写到外设，T1时CPU10#－16#脚的AD7－AD0、A8－A15复用线的35#－38#脚A19/S6－A16/S3发出地址20位信息；为了锁存复用总线上的地址，ALE同时输出有效的正脉冲，下降沿用来锁存地址，DT/R输出高电平，控制数据向总线方向驱动，CPU进行写操作。

142.28088总线时序

2.2.1808

见图2.5（2）T2状态：输出控制信号:进行写操作时，复用线10#－16#脚AD7－AD0输出数据，复用线35#－38#脚A19/S6－A16/S3输出CPU状态，A8－A15地址信息保持，WR输出有效电平低电平，外设或存储器接收总线上的数据，DEN也输出有效电平低电平，用来选通数据收发器对数据进行驱动。

（3）T3,、TW状态：检测数据是否能够完成，T3状态时，IO/M、DEN、WR、DT/R继续有效，地址信息和数据信息继续维持，CPU在T3的上升沿，测试READY信号，为无效信号低电平，表示CPU将访问的外设或存储器未准备好，CPU在T3、T4之间插入TW等待状态，READY若为有效信号高电平，外设或存储器已经准备就绪，这里进入T4状态，将数据写入外设或存储器。处于TW状态时，数据、地址、控制信号延续T3状态。

（4）T4状态：完成数据写入，转为无效数据写入已经完成，CEN转为无效，数据从总线上撤除，数据驱动器停止输出。15见图2.515

2.最小组态下的读总线时序:见图2.6。CPU从外设端口，存储器读取一次数据的操作时序；包含T1－T4的4个机器周期，；当外设、存储器的速度慢于CPU时，还可在T3、T4之间插入多个TW等待周期；与写周期主要在T2状态的不同。（1）T2状态：A16/S3－

A19/

S6上的地址信号撤除，出现S3－S6信号，数据总线呈高阻状态，CPU不再控制总线；复用线AD0－AD7输入外设或存储器送来的数据。信号变成有效低电平，选通存储器或选通外设端口，读入送来的数据。信号变成有效低电平，选通数据收发器8286，通过DT/控制向CPU方向驱动数据，进行读数据操作时，系统总线的状态，由外部数据决定，T4前沿对数据总线进行采样；如果外设或存储器不能及时提供数据，通过READY向CPU发无效信号低电平，请求等待，此时，CPU在T3、T4之间插入若干TW。162.最小组态下的读总线时序:见图2.6。

见图2.6(2)T1状态：IO/指示是从外设读还是从存储器读数据。10#－16#脚AD7－

AD0、A8－A15、复用线35#－38#脚A19/S6－A16/S3发出地址20位信息。ALE输出正的有效脉冲。DT/输出低电平，表示CPU进行写操作，控制数据收发器向总线方向驱动数据。(3)T3状态：外设端口或存储器已经准备就绪，不需等待，那么外设或存储器，将数据送到总线上。如外设端口或存储器没有准备就绪，向READY发一个低电平，CPU在T3、T4之间插入若干TW来等待外设或存储器，向总线送数据。测试READY，发现高电平时TW结束，进入T4状态。(4)T4状态：CPU已经完成对数据的输入，变为无效的高电平；转为无效的高电平，数据驱动器停止工作。17见图2.6172.2.2

8088最大组态下的总线时序

8088若采用最大组态，许多控制信号不再由8088直接提供，由8288总线控制器来提供，系统总线由8088与8288共同形成。对于控制信号，要分清是来自8088，还是来自8288。8088最大组态下的总线写周期时序见图2.7，读周期时序见图2.8。

1.—8088在最大组态下，引脚输出3位状态编码，送往8288控制器，进行译码，译出总线周期各个控制信号。2.8288产生的控制信号存储器读控制，为I/O口读控制，其时序与最小状态下的时序基本相同。在PC/XT微机中，被定义为，被定义为。存储器写控制，为I/O口写控制，其时序与最小状态下的时序基本类似，比滞后一个时钟周期。

182.2.2

8088最大组态下的总线时序18

超前存储器写控制、超前I/O口写控制，其时序与最小状态下时序基本类似，相应比、超前一个时钟周期；PC/XT微机中被定义为，被定义为。中断断响应：在中断断响应周期有效。3.DEN信号它为8288的数据输出允许信号，高电平有效，与最小状态低电平有效不同。、

、

、

返回本章目录19超2．380286微处理器

80286微处理器是Intel公司，在1982年推出的高性能的16位微处理器；80286芯片集成了13万个晶体管，在8086的基础上增加了存储处理单元。8MHz频率工作，外部有68个引脚，封装成PGA和LCC两种形式，与8086的引脚大部分相同，少数不同。其芯片封装示意图，见图2.9。芯片引脚功能，见表2.5。

1.地址线24根A0－A23

：

286具有16MB的寻址范围，用于I/O的地址线16根，64K个8位I/O端口。

2.数据线16根D0－D15

：

286的地址线与数据线分离，没有采用复用方式。

3.S0、S1：为两个总线周期状态输出信号。

4.COD/：是代码或中断响应信号。

5.M/：是存储器或I/O端口选择信号。。

202．380286微处理器

80286

见表2.56.PEREQ:是协处理器8086、80287操作数请求输入信号。

7.PEACK:是协处理器8086、80287操作数响应输入信号。8.BUSY：表示协处理器8086、80287忙.与浮点指令ESC，WAIT指令配合使用。

9.ERROR：输入有效信号，表示协处理器8086、80287出错。10.VSS是电源的负极，就是系统地线。

11.NC没有连接使用的脚（NOConnection）。286具有“实地址方式”和“保护虚地址方式”两种工作方式，简称为“实方式”和“保护方式”。实地址方式，用于向上兼容8086，此时80286的24根地址线，只有低20位地址有效，其寻空和寻址方法与8086相同。保护虚地址方式，体现了80286的特色，24根地址线全部有效，可寻址16M。返回本章目录21见表2.5返回本章目录21

2.480386微处理器

80386是Intel公司，在1985年推出的32位微处理器，片内集成了27.5万个晶体管，132个引脚PGA封装。80386的结构图，见图2.10。32根地址线，寻址能力达4GB；系统采用流水线和指令重叠技术，虚拟存储技术，存储管理分段分页技术；采用了高速缓存结构，提供32位指令，支持8、16、32位数据类型；最大数据传输速率为32Mbps。片内集成存储管理部件MMU，支持虚存和特权保护，通过浮点协处理器80387实现浮点数据的高速处理；386CPU由总线接口部件，指令预取部件，指令译码部件，控制部件、数据部件，保护部件，分段部件和分页部件组成。

222.480386微处理器

2

80386CPU芯片内部组成，见图2.10。1.总线接口部件：是80386CPU芯片与外部器件之间的接口；

2.指令预取部件：预先从存储器中取出指令，放在指令队列中，而队列由预取队列和预取单元组成；预取单元主要管理预取指针和段预取界限，进入预取队列的指令，送到译码器进行译码。

3.指令译码部件：从预取部件中读预取的指令并译码，放在指令队列中，供执行部件使用。

4.数据部件：包括1个算术逻辑部件ALU、8个32位的通用寄存器，1个64位的移位器和1个乘法器；

5.分段部件：1个地址加法器，高速缓存器，段描述器。

6.分页部件：1个地址加法器，高速缓存器，页描述器，将分段部件或代码部件产生的地址转换成物理地址。

7.控制部件：在ROM中存放有微代码，译码器给控制部件提供微代码的入口地址，控制部件按照微代码来执行相应的操作。

返回本章目录2380386CPU芯片内部组成，见图22.580486微处理器

Intel公司1989年，推出32位80486微处理器，片内集成了120万个晶体管，有168条引脚，网格阵列式封装。

1.80486的特点（1）80486首次采用了精简指令系统RISC技术，这样有效地减小了指令的时钟周期个数，能够在一个指令周期，内可以完成一条指令。（2）80486首次将协处理器80387、高速缓存Cache，集成在80486芯片内，形成一个芯片；运算速度和数据的存取速度大大的提高。（3）80486增加了多处理机指令，增强了多重处理系统。

2.80486的基本结构80486在原来80386的基础上，增加了两个部件：高性能浮点运算部件FPU和高速缓冲存储器Cache。

242.580486微处理器

（1）浮点运算部件：把80386的协处理器80387，集成在80486芯片内，使其具有浮点处理能力，缩短CPU80486与运算部件之间的通讯时间，提高了运算能力，是80387的2.8倍。（2）高速缓存Cache：80486芯片内的高速缓存是数据和指令共用，可以存放数据，也可以存放指令，共8K。（3）80486在高速缓存与浮点运算部件之间，采用了32位总线相连，两条32位的总线可作为一条64位的总线使用。返回本章目录25（1）浮点运算部件：把80386的协处理器

2．6Pentium系列微处理器

1．Pentium微处理器1993年Intel公司推出了Pentium32位微处理器，其系统结构有了很大的突破，与80×86系统微处理器兼容，32位地址总线和64位数据总线；CISC体系结构和RISC体系结构的结合；片内有多个指令处理单元，多条指令处理流水线，速度大大提高；芯片内全新设计的浮点运算器FPU，采用了超级流水线技术，分支指令预测，预先安排指令的动态顺序，大大地提高了流水线的效率。2．PentiumII微处理器1997年Intel公司，推出PentiumII微处理器，继承了PentiumPro，利用MMX多媒体技术，进行单指令流多数据流SIMD处理，可并行处理8个8位数据或4个16位数据或2个32位数据；新增4种数据类型，57条新指令；8个64位的MMX寄存器；512KB的L2Cache与CPU分离，芯片内的L1Cache增到32KB，16KB代码Cache，16KB数据Cache；CPU插座采用Slot接口标准。262．6Pentium系列微处理器3．PentiumIII微处理器1999年Intel公司，推出PentiumII微处理器，芯片内集成了950万到2800万个晶体管；结构与PentiumII类似；256KB的L2Cache集成到芯片内；核心运算部件的数据通路由64位提高到256位；增加70多条单指令多数据扩展SSE指令和8个128位单精度浮点数寄存器，保留了57条MMX指令，首次设置了处理器序列号PNS。4．PentiumIV微处理器2000年Intel公司，推出P4微处理器，芯片内集成了4200万个晶体管，423个引脚Socket插座；2条超标量流水线，快速双倍频的算术逻辑部件ALU比普通的ALU速度提高一倍；增加144条新指令，数据流单指令多数据扩展SSE2，用于加速视频，音频和三维处理；支持双倍速率的SDRAM，最大容量达2GB。

本章结束返回目录273．PentiumIII微处理器本章结束2返回8返回7返回6返回5图2.18088CPU的引脚图

返回4返回3返回228返回8返回7返回6返回5图2.18088CPU的引脚图

图2.28086CPU的引脚图返回929

图2.28086CPU的引脚图返回929图2.38088最小组态下的总线形成

返回10返回1130图2.38088最小组态下的总线形成

返回10返回1

图2.48088最大组态下的总线形成

返回12返回1331图2.48088最大组态下的总线形成返回12返回图2.58088最小组态下的写总线周期时序图

返回14返回1532图2.58088最小组态下的写总线周期时序图返回14返图2.68088最小组态下的读总线周期时序图

返回16返回1733图2.68088最小组态下的读总线周期时序图

返回16图2.78088最大组态下的写总线周期时序图返回1834图2.78088最大组态下的写总线周期时序图返回183图2.88088最大组态下的读总线周期时序图返回1835图2.88088最大组态下的读总线周期时序图返回183

图2.980286芯片封装

返回2036图2.980286芯片封装返回2036

图2.1080386CPU内部结构图

返回22返回2337图2.1080386CPU内部结构图返回22返回23表2.1s4s3的编码意义

返回438表2.1s4s3的编码意义

返回438表2.2最小组态下的状态编码

返回639表2.2最小组态下的状态编码返回639表2.3–的编码意义

返回840表2.3–的编码意义

表2.4QS0、QS1编码

返回841表2.4QS0、QS1编码返回841

表2.580286引脚的含义

返回2142表2.580286引脚的含义返回2142ThankYou世界触手可及携手共进，齐创精品工程ThankYou世界触手可及携手共进，齐创精品工程工学微机原理工学微机原理工学微机原理2.18086/8088微处理器的工作模式、引脚信号

2.1.18086/8088微处理器的两种工作模式8086/8088微处理器有两种工作模式：最大模式和最小模式。用8086/8088构成系统时，可以通过它的引脚MN/来选择两种不同的系统模式，以构成两种不同的应用系统，见图2.1。最小组态模式：当MN/接高电平时，处于最小模式；构成小规模的应用系统，一般用于单板机控制系统，在最小组态模式下，系统的总线控制信号直接由8088/8066来产生，因此，整个系统的控制线路较为简单。最大组态模式：当MN/接低电平时，处于最大模式，构成大规模的应用系统，一般用于系统机，如构成带数值运算协处理器8087、带输入输出协处理器的8089系统，构成由多个8088组成的多主机系统。在最大组态模式下，系统的总线控制信号由总线控制器8288和8088共同形成。2工学微机原理工学微机原理工学微机原理2.18086/82.18086/8088微处理器的工作模式、引脚信号

2.1.18086/8088微处理器的两种工作模式8086/8088微处理器有两种工作模式：最大模式和最小模式。用8086/8088构成系统时，可以通过它的引脚MN/来选择两种不同的系统模式，以构成两种不同的应用系统，见图2.1。最小组态模式：当MN/接高电平时，处于最小模式；构成小规模的应用系统，一般用于单板机控制系统，在最小组态模式下，系统的总线控制信号直接由8088/8066来产生，因此，整个系统的控制线路较为简单。最大组态模式：当MN/接低电平时，处于最大模式，构成大规模的应用系统，一般用于系统机，如构成带数值运算协处理器8087、带输入输出协处理器的8089系统，构成由多个8088组成的多主机系统。在最大组态模式下，系统的总线控制信号由总线控制器8288和8088共同形成。452.18086/8088微处理器的工作模式、引脚信号2.1.28088微处理器的两种状态下引脚的定义8088在两种组态下的引脚定义见图2.1，由于8088是一种准16位微处理器，数据总线16位，外部数据总线8位，引脚AD0－AD7为数据/地址复用线，引脚24#－31#在两种状态下分别有不同的意义，不加括号的定义为最小组态引脚的定义，加括号的定义为最大组态引脚的定义；应用时，最小和最大组态有不的总线形成方法。

1.8088微处理器最小组态的引脚（1）地址/数据线引脚，引脚16#－9#：8088采用地址/数据分时复用方法。AD0－AD7：为数据/地址复用线，双向、三态。这些引脚在第一个周期输出存储(或I/O设备端口)的地址低8位A0－A77，其它时间用于传送数据D0－D7。A8－A15：输出、三态，不作复用，作为访问存储器或外设的地址。462.1.28088微处理器的两种状态下引脚的定义（2）地址/状态引脚，引脚35#－38#。见图2.1A16/S3－A19/S6：为地址/状态复用引脚，输出三态，在总线周期T1时输出存储器的地址A16－A19，在总线周期T2、T3、T4时输出状态信息S3－S6。S6=0时，8086/8088总线相连，S6=1时，8086/8088与总线不相连。S5=0时，表示CPU中断已关闭；S5=1时，表示CPU中断已开放。S4S3的组合表示当前正在使用哪个段寄存器，见表2.1。

（3）读写控制线引脚可以通过它的引脚MN/来选择两种不同的系统模式，以构成两种不同的应用系统。最小组态模式：当MN/接高电平时，处于最小模式；构成小规模的应用系统，一般用于单板机控制系统，在最小组态模式下，系统的总线控制信号直接由8086/8066来产生。47（2）地址/状态引脚，引脚35#－38#。见图引脚32#：读控制，输入有效时低电平时，CPU从存储器或从I/O端口读入数据。见图2.1。引脚29#：写控制，输入有效时低电平时，将数据写入存储器或写入I/O端口。IO/引脚28#：I/O访问或存储器访问，输出高电平时，CPU将访问I/O端口，这时地址总线A0－A15提供16位I/O端口地址，输出低电平时，CPU将访问存储器，地址总线A0－A19提供址。ALE引脚25#:地址锁存允许：输出高电平,复用引脚AD0－AD7、A16/S3－A19/S6正在传送地址信息，时间很短，统利用此脚锁存地址。READY引脚22#：准备就绪：高电平有效，表示被访问的存储器或I/O端口已经准备好，CPU不需要等待。48引脚32#：读DT/引脚27#：数据发送与接收：输出高电平，CPU发送数据，输出低电平时，表示CPU接收数据。见图2.1。

引脚26#:数据允许：低电平有效时，该脚输出低电平时，表示数据总线正在传送数据，用来控制对总线的驱动。IO/、RD、WR引脚27#－29#：构成微机系统的基本信号，合形成4个基本总线操作周期：存储器读、存储器写、IO读和IO写。引脚34#：最小组态模式下的状态输出信号，与IO/和DT/一道进行编码，指示CPU在最小组态模式下的8种工作状态，见表2.2。（4）电源线引脚40#：8086用单一的电源+5V地线：引脚1#和引脚20#，这两个引脚为地线GND。49DT/引脚27#：数据发

（5）请求与响应引脚，见图2.1INTR引脚18#：可屏蔽中断请求：输入高电平有效，设备申请可屏蔽中断。

引脚24#：可屏蔽中断响应，输出低电平有效,来自INTR引脚的中断请求已经被CPU响应，CPU已经进入了中断服务。NMI引脚17#：不可屏蔽中断请求，输出升沿有效时，向CPU申请不可屏蔽中断。HOLD引脚31#：总线保持（总线请求），输入高电平有效,总线请求设备向CPU申请占有总线，回到低电平时，设备对总线的使用已经结束，CPU收回对总线的控制权。5072．8088最大组态下引脚的定义8088地址线/数据线，在最大组态与最小组态相同，不同的是一些控制信号，变成输出操作编码的信号，用括号的标示的部分，产生系统控制信号。见图2.1。、、：3个状态信号，输出，编码指示CPU最大组态8种工作状态,见表2.3。QS0、QS1：指令队列状态信号，输出编码反应队列状态。见表2.4。LOCK：总线封锁，输出低电平时，封锁其它总线请求,到指令执行完毕。/，/总线请求/总线同意信号，设备请求总线时，该引脚向CPU发1负脉信号，收到后回答个负脉，表示响应，释放总线，设备可接管总线。

512．8088最大组态下引脚的2.1.38086微处理器两种状态下的引脚的定义8086在两种组态下引脚定义，除引脚2#－8#、39#、34

不同外，其它引脚与8088基本相同，见图2.2。

1.地址/数据线引脚：引脚1#－引脚16#。AD0－AD15：为数据/地址复用线，双向、三态；可作为与存储器、外设交换数据信息的数据线D0－D15，又可作为访问内存、访问外设的地址信息线A0－A15，分时使用。

2.地址/状态引脚：引脚35#－引脚38#A16/S3－A19/S6：为地址/状态复用引脚，输出、三态

3.读写控制引脚：/S7：引脚34#，高8位数据总线允许/状态复用引脚，T1状态，输出BHE信号，表示高8位数据线D8－D15上的数据有效；T2、T3、TW和T4状态，引脚输出信号S7。M/：引脚28#，存储器或IO端口访问信号，输出低电平时，表示CPU正在访问I/O端口，输出高电平时，表示CPU正在访问内存，其余的读写控制引脚与8088相同。522.1.38086微处理器两种状态下的引脚的定义9

2.1.48086/8088最小组态下的总线的形成

1.8位数据总线：见图2.3。采用Intel8286数据收发器进行驱动，朝两个方向驱动数据，发送时，CPU发送数据，接收时，CPU从总线接收数据，因此称为三态双向缓冲器，芯片有两个控制引脚：(1)T脚：控制数据的驱动方向，有效时，向发送方驱动，无效时，向接收方驱动。(2)脚：控制方向，有效时，允许数据输出，无效时，输出呈高阻。数据收发器还有8287、74LS245等。8287与此同时8286相同，只是两个方向上的输出均为相反；74LS245用DIR来标识方向控制，用G来标识输出控制端。

2.20位地址总线：采用三态透明锁存器8282进行锁存和驱动，地址线A0－A7、A16－A19与数据线分时复用，地址信息只有在T1时出现，必须及时进行锁存，要对A0－A19进行驱动，增强负载能力，采用3个8282锁存器来锁存，驱动地址总线，8282有8位输出输入。

532.1.48086/8088最小组态下的总线的形成108282两个控制端：见图2.3(1)STB：选通控制端，用来控制数据锁存。(2)：输出允许控制端，用来控制数据输出。“三态”：指芯片有三态输出能力，输出允许控制端有效时，允许数据输出，输出允许控制端无效时，不允许数据输出（输出引脚呈高阻态）。“透明锁存器”：有效电平控制下（8282是STB信号为高电平有效）输入信号可以直达输出端。当控制无效时（8282是STB信号为低电平），数据被锁存。

3.系统控制信号:

由8088引脚直接提供，如：IO/、、和。

548282两个控制端：见图2.311

2.1.58086/8088最大组态下的总线的形成以IBM－PC/XT为例，介绍最大组态下系统总线的形成，见图2.4。1.系统地址总线采用两个锁存器74LS373和一个单向锁存器74LS244，两个锁存器74LS373，用于地址A12－A19及A0－A7的锁存和驱动（实际上A12－A15可不锁存）,由8288输出的ALE进行控制，单向锁存器74LS244，用于地址A8－A11的锁存和驱动。锁存器74LS373和地址输出由DMA应答电路提供的AENBRD信号进行控制(AENBRD信号，连接到锁存器74LS373、74LS244的端)，当AENBRD信号有效时，表示DMA提供的地址有效，DMA控制器占用总线，两种锁存器输出呈高阻状态，不允许CPU向总线输出地址。552.1.58086/8088最大组态下的总线的形成1返回本章目录

2.系统的数据总线：见图2.4。通过缓冲器74LS245形成与驱动，74LS245由8288的控制信号DT/R连到74LS245的控制端DIR，控制数据的驱动方向，高电平时控制CPU向总线发数据，低电平时控制CPU从总线接收数据，8288的DEN端，经反向后连接到74LS245数据输出控制端G，低电平时允许向两个方向输出数据，高电平时输出高阻。3.系统的控制总线：见图2.4。由总线控制器8288形成，8088的输出引脚S0－S2连接到总线控制器8288的S0－S2通过8288的译码产生以下的控制信号。“命令”信号：I/O写、I/O读，存储器写、存储器读和中断响应，低电平有效，分别用于读写操作、中断响应，形成系统的控制总线。“控制”信号：ALE、DT/R和DEN，用来控制系统的地址和数据总线，包括锁存地址、控制数据驱动方向、允许数据从驱动器输出，意义与最小组态下的情况基本相同，唯一不同的是8288产生的DEN高电平有效。56返回本章目录2.系统的数据总线：见图2.42.28088总线时序

2.2.18088最小组态下的总线时序

1.最小组态下的写总线时序：见图2.5。写总线周期为CPU向外设端口，存储器写数据一次操作时序，包含T1－T44个机器周期，，当外设存储器速度慢于CPU时，还可在T3、T4之间插入多个TW等待周期。

(1)T1状态：CPU输出I/O地址或存储器地址，进行读操作时，引脚IO/M指示本次的对象，低电平时，写到存储器中，高电平时，写到外设，T1时CPU10#－16#脚的AD7－AD0、A8－A15复用线的35#－38#脚A19/S6－A16/S3发出地址20位信息；为了锁存复用总线上的地址，ALE同时输出有效的正脉冲，下降沿用来锁存地址，DT/R输出高电平，控制数据向总线方向驱动，CPU进行写操作。

572.28088总线时序

2.2.1808

见图2.5（2）T2状态：输出控制信号:进行写操作时，复用线10#－16#脚AD7－AD0输出数据，复用线35#－38#脚A19/S6－A16/S3输出CPU状态，A8－A15地址信息保持，WR输出有效电平低电平，外设或存储器接收总线上的数据，DEN也输出有效电平低电平，用来选通数据收发器对数据进行驱动。

（3）T3,、TW状态：检测数据是否能够完成，T3状态时，IO/M、DEN、WR、DT/R继续有效，地址信息和数据信息继续维持，CPU在T3的上升沿，测试READY信号，为无效信号低电平，表示CPU将访问的外设或存储器未准备好，CPU在T3、T4之间插入TW等待状态，READY若为有效信号高电平，外设或存储器已经准备就绪，这里进入T4状态，将数据写入外设或存储器。处于TW状态时，数据、地址、控制信号延续T3状态。

（4）T4状态：完成数据写入，转为无效数据写入已经完成，CEN转为无效，数据从总线上撤除，数据驱动器停止输出。58见图2.515

2.最小组态下的读总线时序:见图2.6。CPU从外设端口，存储器读取一次数据的操作时序；包含T1－T4的4个机器周期，；当外设、存储器的速度慢于CPU时，还可在T3、T4之间插入多个TW等待周期；与写周期主要在T2状态的不同。（1）T2状态：A16/S3－

A19/

S6上的地址信号撤除，出现S3－S6信号，数据总线呈高阻状态，CPU不再控制总线；复用线AD0－AD7输入外设或存储器送来的数据。信号变成有效低电平，选通存储器或选通外设端口，读入送来的数据。信号变成有效低电平，选通数据收发器8286，通过DT/控制向CPU方向驱动数据，进行读数据操作时，系统总线的状态，由外部数据决定，T4前沿对数据总线进行采样；如果外设或存储器不能及时提供数据，通过READY向CPU发无效信号低电平，请求等待，此时，CPU在T3、T4之间插入若干TW。592.最小组态下的读总线时序:见图2.6。

见图2.6(2)T1状态：IO/指示是从外设读还是从存储器读数据。10#－16#脚AD7－

AD0、A8－A15、复用线35#－38#脚A19/S6－A16/S3发出地址20位信息。ALE输出正的有效脉冲。DT/输出低电平，表示CPU进行写操作，控制数据收发器向总线方向驱动数据。(3)T3状态：外设端口或存储器已经准备就绪，不需等待，那么外设或存储器，将数据送到总线上。如外设端口或存储器没有准备就绪，向READY发一个低电平，CPU在T3、T4之间插入若干TW来等待外设或存储器，向总线送数据。测试READY，发现高电平时TW结束，进入T4状态。(4)T4状态：CPU已经完成对数据的输入，变为无效的高电平；转为无效的高电平，数据驱动器停止工作。60见图2.6172.2.2

8088最大组态下的总线时序

8088若采用最大组态，许多控制信号不再由8088直接提供，由8288总线控制器来提供，系统总线由8088与8288共同形成。对于控制信号，要分清是来自8088，还是来自8288。8088最大组态下的总线写周期时序见图2.7，读周期时序见图2.8。

1.—8088在最大组态下，引脚输出3位状态编码，送往8288控制器，进行译码，译出总线周期各个控制信号。2.8288产生的控制信号存储器读控制，为I/O口读控制，其时序与最小状态下的时序基本相同。在PC/XT微机中，被定义为，被定义为。存储器写控制，为I/O口写控制，其时序与最小状态下的时序基本类似，比滞后一个时钟周期。

612.2.2

8088最大组态下的总线时序18

超前存储器写控制、超前I/O口写控制，其时序与最小状态下时序基本类似，相应比、超前一个时钟周期；PC/XT微机中被定义为，被定义为。中断断响应：在中断断响应周期有效。3.DEN信号它为8288的数据输出允许信号，高电平有效，与最小状态低电平有效不同。、

、

、

返回本章目录62超2．380286微处理器

80286微处理器是Intel公司，在1982年推出的高性能的16位微处理器；80286芯片集成了13万个晶体管，在8086的基础上增加了存储处理单元。8MHz频率工作，外部有68个引脚，封装成PGA和LCC两种形式，与8086的引脚大部分相同，少数不同。其芯片封装示意图，见图2.9。芯片引脚功能，见表2.5。

1.地址线24根A0－A23

：

286具有16MB的寻址范围，用于I/O的地址线16根，64K个8位I/O端口。

2.数据线16根D0－D15

：

286的地址线与数据线分离，没有采用复用方式。

3.S0、S1：为两个总线周期状态输出信号。

4.COD/：是代码或中断响应信号。

5.M/：是存储器或I/O端口选择信号。。

632．380286微处理器

80286

见表2.56.PEREQ:是协处理器8086、80287操作数请求输入信号。

7.PEACK:是协处理器8086、80287操作数响应输入信号。8.BUSY：表示协处理器8086、80287忙.与浮点指令ESC，WAIT指令配合使用。

9.ERROR：输入有效信号，表示协处理器8086、80287出错。10.VSS是电源的负极，就是系统地线。

11.NC没有连接使用的脚（NOConnection）。286具有“实地址方式”和“保护虚地址方式”两种工作方式，简称为“实方式”和“保护方式”。实地址方式，用于向上兼容8086，此时80286的24根地址线，只有低20位地址有效，其寻空和寻址方法与8086相同。保护虚地址方式，体现了80286的特色，24根地址线全部有效，可寻址16M。返回本章目录64见表2.5返回本章目录21

2.480386微处理器

80386是Intel公司，在1985年推出的32位微处理器，片内集成了27.5万个晶体管，132个引脚PGA封装。80386的结构图，见图2.10。32根地址线，寻址能力达4GB；系统采用流水线和指令重叠技术，虚拟存储技术，存储管理分段分页技术；采用了高速缓存结构，提供32位指令，支持8、16、32位数据类型；最大数据传输速率为32Mbps。片内集成存储管理部件MMU，支持虚存和特权保护，通过浮点协处理器80387实现浮点数据的高速处理；386CPU由总线接口部件，指令预取部件，指令译码部件，控制部件、数据部件，保护部件，分段部件和分页部件组成。

652.480386微处理器

2

80386CPU芯片内部组成，见图2.10。1.总线接口部件：是80386CPU芯片与外部器件之间的接口；

2.指令预取部件：预先从存储器中取出指令，放在指令队列中，而队列由预取队列和预取单元组成；预取单元主要管理预取指针和段预取界限，进入预取队列的指令，送到译码器进行译码。

3.指令译码部件：从预取部件中读预取的指令并译码，放在指令队列中，供执行部件使用。

4.数据部件：包括1个算术逻辑部件ALU、8个32位的通用寄存器，1个64位的移位器和1个乘法器；

5.分段部件：1个地址加法器，高速缓存器，段描述器。

6.分页部件：1个地址加法器，高速缓存器，页描述器，将分段部件或代码部件产生的地址转换成物理地址。

7.控制部件：在ROM中存放有微代码，译码器给控制部件提供微代码的入口地址，控制部件按照微代码来执行相应的操作。

返回本章目录6680386CPU芯片内部组成，见图