可编程逻辑器件3

第八章可编程逻辑器件8.3可编程阵列逻辑(PAL)8.4通用阵列逻辑(GAL)8.5高密度PLD8.7现场可编程门阵列（FPGA）8.1概述8.2现场可编程逻辑阵列(FPLA)12/12/202218.1概述目前集成电路分为通用型和专用型两大类。通用集成电路：如前面讲过的SSI，MSI，CPU等。特点：1.可实现预定制的逻辑功能，但功能相对简单；2.构成复杂系统时，功耗大、可靠性差，灵活性差。专用型集成电路（ASIC）分为定制型和半定制型。（一）定制型：由用户提出功能，交工厂生产。其特点是1.体积小、功耗低、可靠性高,2.批量小时成本高，设计制造周期长。3.用户不可编程。一、数字集成电路按逻辑功能分类12/12/20222（二）半定制型：是厂家作为通用产品生产，而逻辑功能由用户自行编程设计的ASIC芯片,如可编程逻辑器件（PLD）。其特点是：1.用户可编程，可加密，因此使用方便；2.组成的系统体积小，功耗低，可靠性高，集成度高；3.适合批量生产。二、电子设计自动化（EDA－ElectronicDesignAutomation）简介1.PLD是实现电子设计自动化的硬件基础；

12/12/20223基于芯片的设计方法可编程器件芯片设计电路板的设计电子系统传统电子系统设计方法固定功能元件电路板的设计电子系统EDA是“基于芯片的设计方法”：传统的数字系统设计方法是“固定功能集成块+连线”，见图。当然，仅有硬件还不够，还要有EDA软件。本章只介绍硬件。12/12/202242.基于PLD设计流程基于可编程逻辑器件设计分为三个步骤：设计输入、设计实现、编程。其设计流程如下图。器件编程功能仿真设计输入原理图硬件描述语言设计实现优化合并、映射布局、布线器件测试时序仿真设计实现：生成下载所需的各种文件。器件编程：即“下载”和“配置”，即将编程数据放到具体的可编程器件中。12/12/202253.用PLD设计数字系统的特点采用PLD设计数字系统和中小规模相比具有如下特点：

（1）

减小系统体积：单片PLD有很高的密度，可容纳中小规模集成电路的几片到十几片。（低密度PLD小于700门/片，高密度PLD每片达数万门，最高达25万门）。

（2）

增强逻辑设计的灵活性：使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户可随时修改。

（3）缩短设计周期：由于可完全由用户编程，用PLD设计一个系统所需时间比传统方式大为缩短；

（4）用PLD与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。这不仅简化了系统设计，而且减少了级间延迟，提高了系统的处理速度；12/12/20226

（7）系统具有加密功能：多数PLD器件，如GAL或高密度可编程逻辑器件，本身具有加密功能。设计者在设计时选中加密项，可编程逻辑器件就被加密。器件的逻辑功能无法被读出，有效地防止电路被抄袭。

（5）由于PLD集成度高，测试与装配的量大大减少。PLD可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本；

（6）提高系统的可靠性：用PLD器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命,提高抗干扰能力，从而增加了系统的可靠性；12/12/20227PLD是70年代发展起来的新型逻辑器件，相继出现了PROM、FPLA、PAL、GAL、EPLD和FPGA及iSP等。前四种属于低密度PLD，后三种属高密度PLD。1.PLD的基本结构与门阵列或门阵列乘积项和项输入电路输入信号互补输入输出电路输出函数反馈输入信号它们组成结构基本相似：三、PLD概述12/12/20228ABCDF2F2=B+C+DABCDF12.PLD的逻辑符号表示方法1）输入缓冲器表示方法AAA2）与门和或门的表示方法F1=A•B•C×12/12/20229下图列出了连接的三种特殊情况:输入全编程，输出为0。也可简单地在对应的与门中画叉，因此E=D=0。乘积项与任何输入信号都没有接通，相当与门输出为1。12/12/202210PLD中用的的逻辑图符号号12/8/202211下图图给给出出最最简简单单的的PROM电电路路图图，，右右图图是是左左图图的的简简化化形形式式。。实现现的的函函数数为为：：12/8/2022123.（1））与与固固定定、、或或编编程程：：PROM（2））与与或或全全编编程程：：FPLA（3）与与编程、、或固定定：PAL、GAL、、EPLD、FPGA1）与与固定、、或编程程：（PROM）PLD基基本结构构大致相相同，根根据与或或阵列是是否可编编程分为为三类：：ABCBCA00000101011112/8/2022132）与、、或全编程程：代表器件是是FPLA（FieldProgrammableLogicArray）3）与编程程、或固定定：代表器件PAL（ProgrammableArrayLogic）和GAL（GenericArrayLogic））、EPLD、FPGA（FieldProgrammableGateArray）。。在这种结构构中，与阵阵列可编程程，或阵列列中每个或或门所连接接的乘积项项是固定的的，见下页页图。其中中EPLD和FPGA的结构构还要复杂杂得多，我我们将在后后面介绍。。12/8/202214每个交叉点点都可编程程。O1O1为两个乘积积项之和。。与阵列可编编程，或阵阵列不可编编程的PLD。12/8/2022154.PLD的分类（（按集成度度分类）可编程逻辑辑器件PLDLDPLD（低密度PLD）HDPLD（高密度PLD）EPLDFPGAiSPPROMFPLAPALGAL12/8/202216组合电电路和和时序序电路路结构构的通通用形形式A0~An-1W0W(2n-1)D0Dm8.2现现场可可编程程逻辑辑阵列列（FPLA））12/8/202217组合合电电路路和和时时序序电电路路结结构构的的通通用用形形式式12/8/2022188.3可可编编程程阵阵列列逻逻辑辑器器件件（（PAL））8.3.1PAL的的基基本本结结构构PAL是是由由可可编编程程的的与与阵阵列列、、固固定定的的或或阵阵列列和和输输出出电电路路三三部部分分组组成成。。有有些些PAL器器件件中中，，输输出出电电路路包包含含触触发发器器和和从从触触发发器器输输出出端端到到与与阵阵列列的的反反馈馈线线，，便便于于实实现现时时序序逻逻辑辑电电路路。。同同一一型型号号的的PAL器器件件的的输输入入、、输输出出端端个个数数固固定定。。含一一个个可可编编程程的的与与阵阵列列逻逻辑辑和和一一个个固固定定的的或或阵阵列列逻逻辑辑12/8/202219W0W1W2W3A0A1++++Y0Y1Y2Y3PAL与阵阵列列可可编编程程、、或或阵阵列列固固定定FPLA与、、或或阵阵列列均均可可编编程程W0W1W2W3A0A1++++Y0Y1Y2Y312/8/2022201.专用用输输出出结结构构II8.3.2PAL的的几几种种输输出出电电路路结结构构和和反反馈馈形形式式这种种结结构构的的输输出出端端只能能作作输输出出用用，不不能能作作输输入入用用。。因因电电路路中中不不含含触触发发器器，，所所以以只能能实实现现组组合合逻逻辑辑电电路路。输输出出端端可可以以是是或或门门、、或或非非门门，，或或者者互互补补输输出出结结构构。。目前前常常用用的的产产品品有有PAL10H8(10输输入入，，8输输出出，，高电电平平输输出出有有效效)、、PAL10L8、、PAL16C1(16输输入入，，1输输出出，，互补补型型输输出出)等等。。12/8/202221用途：产产生组合合逻辑电电路1.专用输出出结构12/8/202222全加器12/8/2022232.可编程I/O输出结结构用途：组合合逻辑电路路，有三态控制制可实现总总线连接可将输出作作输入用12/8/202224这种结构的的或门输出出经过三态态输出缓冲冲器，可直接送往输输出，也可再经经互补输出出的缓冲器器反馈到与阵列输输入。即它它既可作为输输出用，也也可作为输输入用。用于实现复杂的的组合逻辑辑电路。目前常用的的产品有PAL16L8、、PAL20L10等。在有些可编编程I/O结构的PAL器件件中，在与与或逻辑阵阵列的输出出和三态缓缓冲器之间间还设置有有可编程的的异或门。。通过对异异或门一个个可编程输输入端的编编程可以控控制输出的的极性。12/8/2022253.寄存器型输输出结构：：也称作时序序结构，如如下图所示示。用途：产生生时序逻辑辑电路12/8/2022264.带异异或或门门的的寄寄存存器器型型输输出出结结构构：：目前前常常用用的的产产品品有有PAL20X4、、PAL20X8(X表表示示异异或或输输出出型型)等等。。时序序逻逻辑辑电电路路还可可便便于于对对““与-或或”输输出出求求反反12/8/2022275.运算算选选通通反反馈馈输输出出结结构构：：时序序逻逻辑辑电电路路可产产生生A、、B的十十六六种种算算术术、、逻逻辑辑运运算算12/8/202228PAL器器件件产产品品型型号号说说明明(1)生生产产厂厂家家对对PAL器器件件的的命命名名，，前前面面一一般般还还有有厂厂家家的的标标志志；；(2)代代表表制制造造工工艺艺：：空空白白代代表表TTL，，C代代表表CMOS;(3)代代表表PAL器器件件的的最最大大阵阵列列输输入入数数；；(4)代表表输出电路类类型（见另页页）。(5)代表表最大的组合合输出端数目目或最大的寄寄存器数目。。(6)表示示器件功耗级级别、速度等等级，封装形形式等信息。。12/8/20222912/8/2022308.3.3PAL的应用举例例【例8.3.1】用PAL器件件设计一个数数值判别电路路。要求判断断4位二进制制数DCBA的大小属于于0~5、6~10、11~15三三个区间的哪哪一个之内。。解：设Y0=1表示DCBA的数数值在0-5之间；设Y1=1表示DCBA的数值在6-10之间间；设Y2=1表示DCBA的数数值在11-15之间间；则可列真值表表如下：12/8/202231输入输出DCBAY0Y1Y200001000001100001010000111000100100010110001100100111010输入输出DCBAY0Y1Y210000101001010101001010110011100001110100111100011111001写出表达式：：12/8/202232卡诺图图化简简：这是一一组具具有四四输入入变量量，三三输出出端的的组合合逻辑辑函数数。用用PAL器器件实实现，，应选选四个个以上上输入入端，，三个个以上上输出出端的的器件件，且且至少少有一一个输输出含含有三三个以以上的的乘积积项。。所以以可选选择PAL14H4。然然后按按表达达式进进行编编程即即可。。图见8.3.10Y0Y1Y211111111111111112/8/202233采用E2CMOS工工艺和和灵活活的输输出结结构，，有电电擦除除、可可反复复编程程的特特性。。与PAL相相比，，GAL的的输出出结构构配置置了可可以任任意组组态的的输出逻逻辑宏单元元OLMC（（OutputLogicMacroCell））。因因此，，同一一型号号的GAL器件件可满满足多多种不不同的的需要要。一、电电路结结构形形式可编程程“与与”阵阵列+固定““或””阵列列+可可编程程输出出电路路OLMC8.4通通用阵阵列逻逻辑（（GAL））12/8/202234GAL和和PAL在结构构上的区区别见下下图：12/8/202235逻辑图；；引脚图GAL16V8逻辑图图及引脚脚图12/8/202236二、GAL输输出逻辑辑宏单元元OLMC的组组成输出逻辑辑宏单元元OLMC由由或门、、异或门门、D触触发器、、多路选选择器MUX、、时钟控控制、使使能控制制和编程程元件等等组成，，如下图图：12/8/2022371个或门门1个异或或门1个D触触发器功能：将将与阵列列的乘积积项进行行逻辑或或，然后后送到异异或门A与极性性控制信信号XOR(n)异或或。当XOR（（n）=1时，，异或门门对A反反；XOR（n）=0时，异异或门输输出为A。如XOR（（16））=1，，表示第第16号号引脚输输出信号号的极性性是高有有效。存储异或或门的输输出信息息。只要要有一个个OLMC设置置成寄存存器输出出组态，，则1号号脚就是是CP时时钟信号号。12/8/2022384个多路开关结构构控控制制字字结构构控控制制字字产生生对对多多路路开开关关的的地地址址控控制制信信号号12/8/202239乘积积项项选选择择器器(2选选1)输出出选选择择器器(2选选1)三态态选选择择器器(4选选1)反馈馈选选择择器器(4选选1)12/8/202240三、、输输出出逻逻辑辑宏宏单单元元OLMC组组态态输出出逻逻辑辑宏宏单单元元由由对对AC1(n)和和AC0进进行行编编程程决决定定PTMUX、、TSMUX、、OMUX和和FMUX的的输输出出，，共共有有5种种基基本本组组态态：：专用用输输入入组组态态、、专专用用输输出出组组态态、、复复合合输输入入/输输出出组组态态、、寄寄存存器器组组态态和和寄寄存存器器组组合合I/O组组态态。。8个个宏宏单单元元可可以以处处于于相相同同的的组组态态，，或或者者有有选选择择地地处处于于不不同同组组态态。。(1)专专用用输输入入组组态态：：如如下下图图所所示示：：此时时AC1(n)＝＝1，，AC0＝＝0，，使使TSMUX输输出出为为0，，三三态态输输出出缓缓冲冲器器的的输输出出呈呈现现高高电电阻阻，，本本单单元元输输出出功功能能被被禁禁止止。。I/O可以作为输入端，提供给相邻的逻辑宏单元。本级输入信号却来自另一相邻宏单元。12/8/202241(2)专专用用组组合合输输出出组组态态【【AC0=0，，AC1(n)＝＝0】】：：如如下下图图所所示示：：FMUX选选择择接接地地,本本单单元元和和相相邻邻单单元元的的反反馈馈信信号号均均被被阻阻断断PTMUX选选择择1，，第第一一与与项项送送入入或或门门OMUX选选择择0，，跨跨过过DFFTSMUX选选择择VCC12/8/202242FMUX选中DFF的Q端(3)寄寄存存器器组组态态：：当当AC1(n)＝＝0，，AC0＝＝1时时，，如如下下图图所所示示。。CLK、OE作为时钟和输出缓冲器的使能信号，是器件的公共端（TSMUX选中OE端）OMUX选选中中1端端，，DFF的的Q端端输输出出12/8/202243（4））反反馈馈组组合合输输出出组组态态：：AC0=AC1(n)=1,且且SYN=12.输输出出信信号号反反馈馈到到与与阵阵列列。。（5））时时序序电电路路中中的的组组合合输输出出AC0=AC1(n)，，且且SYN=0这时时其其他他OLMC中中至至少少有有一一个个工工作作在在寄寄存存器器组组态态，，而而该该OLMC作作为为组组合合电电路路使使用用。。与（（4））不不同同在在于于CLK和和OE端端作作为为公公共共信信号号使使用用。。和专专用用输输出出组组态态比比，，有有两两点点不不同同：：1.三三态态门门使使能能端端接接第第一一与与项项；；GAL的的输输入入，，输输出出电电路路和和特特性性留留给给同同学学自自学学。。12/8/202244（一一））优优点点：：GAL是是继继PAL之之后后具具有有较较高高性性能能的的PLD，，和和PAL相相比比，，具具有有以以下下优优点点：：(1)有较较高高的的通通用用性性和和灵灵活活性性：它的每个逻逻辑宏单元元可以根据据需要任意意组态，既既可实现组组合电路，，又可实现现时序电路路。(2)利用率高：：GAL采用用电可擦除除CMOS技术，可可以用电压压信号擦除除并可重新新编程。因因此，可反反复使用。。(3)高性能的E2COMS工工艺：使GAL的的高速度、、低功耗，，编程数据据可保存20年以上上。四、GAL的特点12/8/202245（二）GAL器件的的缺点(1)时钟钟必须共用用；(2)或的的乘积项最最多只有8个；(3)GAL器件的的规模小,达不到在在单片内集集成一个数数字系统的的要求；(4)尽管管GAL器器件有加密密的功能，，但随着解解密技术的的发展，对对于这种阵阵列规模小小的可编程程逻辑器件件解密已不不是难题。。EPLD、、FPGA等高密度度可编程逻逻辑器件出出现后，上上述缺点都都得到克服服。12/8/2022461.EPLD（ErasableProgrammableLogicDevice））。分为两两类：一类类是紫外线线可擦除的的EPLD（采用UVEPROM工艺艺），另一一类是电可可擦除EPLD（采采用E2PROM工工艺）。2.EPLD采采用COMS工艺，，属高密度度可编程逻逻辑器件HDPLD（集成度度大于1000门/片），芯芯片规模已已达上万等等效逻辑门门。可以实实现功能相相当复杂的的数字系统统。3.速速度高(2ns)、、功耗低（（电流在数数十毫安以以下），抗抗干扰能力力强。一、EPLD的特点点8.5可可擦除可编编程程逻辑辑器件（EPLD））12/8/202247EPLD的的结构特点点相当于“与-或””阵列（PAL）+OLMC采用EPROM工艺艺集成度提高高12/8/2022484.具有有在系统编编程能力，，不用编程程器，使用用方便，可可靠性高。。5.与GAL相比比，从结构构上增加了了：异步时钟、、异步清除除功能。可可实现异步步时序电路路。乘积项共享享功能,每每个宏单元元可多达32个乘积积项，输出级多种种使能控制制，而且三三态输出使使能控制比比GAL要要丰富。12/8/202249EPLD采用EPROM工艺艺。与GAL相相比，大大量增加加了OLMC的的数目，，并且增增加了对对OLMC中寄寄存器的的异步复复位和异异步置位位功能，，因此其其OLMC使用用更灵活活。缺点点内部互互连性较较差。CPLD采用E2PROM工艺。。与EPLD相相比，增增加了内内部连线线，对逻逻辑宏单单元和I/O单单元均作作了重大大改进。。12/8/202250CPLD的宏单单元在内内部，称称为内部逻辑辑宏单元元，EPLD与与GAL相似，，其逻辑辑宏单元元和I/O做在在一起，，因此此称为输出逻辑辑宏单元元。8.6复复杂可可编程逻逻辑器件件（CPLD））1、基于于半导体体物理结结构，所所以断电电后编程程信息能能保存。。2、编程程升压电电路集成成在PLD内部部，所以以器件可可以在目目标系统统上编程程（ISP），，不需要要编程器器。3、信号号的传输输延时可可预测，，可控制制。12/8/2022518.7现现场可可编程门门阵列FPGA1.基基本结构构1)IOB2)CLB3)互连连资源12/8/2022521)IOB可以设置置为输入入/输出出；输入时可可设置为为：同步步（经触触发器））异步（不不经触发发器）12/8/2022532.CLB本身包含含了组合合电路和和触发器器，可构构成小的的时序电电路将许多CLB组合起来来，可形形成大系系统2)CLB12/8/2022543)互互连连资资源源12/8/2022552.编编程程数数据据的的装装载载数据据可可先先放放在在EPROM或或PC机机中中通电电后后，，自自行行启启动动FPGA内内部部的的一一个个时时序序控控制制逻逻辑辑电电路路，，将将在在EPROM中中存存放放的的数数据据读读入入FPGA的的SRAM中中“装装载载””结结束束后后，，进进入入编编程程设设定定的的工工作作状状态态！！！每每次次停停电电后后，，SRAM中中数数据据消消失失下次次工工作作仍仍需需重重新新装装载载12/8/202256（一一））SRAM结结构构：：可可以以无无限限次次编编程程，，但它它属属于于易易失失性性元元件件，，掉掉电电后后芯芯片片内内信信息息丢丢失失；；通通电电之之后后，，要要为为FPGA重重新新配配置置逻逻辑辑，，FPGA配配置置方方式式有有七七种种，，请请自自行行参参考考有有关关文文献献。。（二二））内内部部连连线线结结构构：：HDPLD的的信