锁相环的设计

基于sopc的锁相环设计班级:XXX姓名:XXX 学号:XXX目录基于sopc的锁相环设计 3摘要 3关键字：全数字锁相环、环路鉴相器、滤波器、数控振荡器 31.引言 42.锁相环简介 42.1锁相环的工作原理： 42.2.锁相环的分类 42.3锁相环的应用 53.SOPC简介 63.1SOPC研究方向 63.2SOPC的技术内容 63.3SOPC的应用 74.基于SOPC的锁相环设计 84.1全数字锁相环 84.2全数字锁相环工作原理 94.3全数字锁相环的VHDL设计 95．结语 16基于sopc的锁相环设计摘要本次研究的是基于sopc的锁相环设计，锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波、建立位同步等。具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。关键字：全数字锁相环、环路鉴相器、滤波器、数控振荡器1.引言锁相环的英文全称是Phase-LockedLoop，简称PLL。其作用是使得电路上的时钟和某一外部时钟的相位同步。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。2.锁相环简介2.1锁相环的工作原理：锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，uR和uv同时加到鉴相器进行鉴相。如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv=fR，环路锁定。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。这时我们就称环路已被锁定。环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。2.2.锁相环的分类锁相环分为模拟锁相环电路和数字锁相环电路。模拟锁相环主要由相位参考提取电路、压控振荡器、相位比较器、控制电路等组成。压控振荡器输出的是与需要频率很接近的等幅信号，把它和由相位参考提取电路从信号中提取的参考信号同时送入相位比较器，用比较形成的误差通过控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化，实现锁相，从而达到同步。数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器、脉冲补抹门等组成。分频器输出的信号频率与所需频率十分接近，把它和从信号中提取的相位参考信号同时送入相位比较器，比较结果示出本地频率高了时就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而达到同步。2.3锁相环的应用2.3.1锁相环在调制和解调中的应用i来控制载波信号uC的参数，使载波信号的某一个参数随输入信号的变化而变化。载波信号的参数有幅度、频率和位相，所以，调制有调幅（AM）、调频（FM）和调相（PM）三种。O还原成原信号ui。2.3.2锁相环在调频和解调电路中的应用0相等时，压控振荡器输出信号的频率将保持ω0不变。若压控振荡器的输入信号除了有锁相环低通滤波器输出的信号uc外，还有调制信号ui，则压控振荡器输出信号的频率就是以ω0为中心，随调制信号幅度的变化而变化的调频波信号。由此可得调频电路可利用锁相环来组成2.3.3锁相环在SDH网络中的应用SDH(同步数字系列)是光同步数字传输技术，它以独特的帧结构把数字流包封成STM(同步传输模式)信号进行传输，根据不同的需求，传输速率有不同的等级(STM-N，N=1／4／16／64，分别为155Mbit／s、622Mbit／s、2.5Gbit／s和2.5Gbit／s)。许多不同格式的业务都可以通过包封成STM的帧结构在SDH网络中传输，比如PDH、IP和ATM等，现阶段在数据传输领域SDH技术被广泛地应用。SDH网络作为数字网，传输的数据都是数字流，这种特性要求网络必须是同步的，即网络中的所有交换节点的时钟频率和相位都被控制在预先确定的容差范围内，以便使网内各交换节点的全部数字流实现正确有效的交换，否则会在数字交换机的缓存器中产生信息比特的溢出和取空，导致数字流的滑动损伤，造成数据出错。在同步技术中，锁相环的应用十分广泛，尤其是在数字通信领域，锁相环更是发挥了极大的作用。本文从分析锁相环的特性开始，详细介绍了锁相环在SDH同步网络中的应用。3.SOPC简介3.1SOPC研究方向3.1.1基于FPGA嵌入IP硬核的应用。这种SOPC系统是指在FPGA中预先植入处理器。这使得FPGA灵活的硬件设计与处理器的强大软件功能有机地结合在一起，高效地实现SOPC系统。3.1.2基于FPGA嵌入IP软核的应用。这种SOPC系统是指在FPGA中植入软核处理器，如：NIOSII核等。用户可以根据设计的要求，利用相应的EDA工具，对NIOSII及其外围设备进行构建，使该嵌入式系统在硬件结构、功能特点、资源占用等方面全面满足用户系统设计的要求。3.1.3基于HardCopy技术的应用。这种SOPC系统是指将成功实现于FPGA器件上的SOPC系统通过特定的技术直接向ASIC转化。把大容量FPGA的灵活性和ASIC的市场优势结合起来，实现对于有较大批量要求并对成本敏感的电子产品，避开了直接设计ASIC的困难。3.2SOPC的技术内容SOPC设计技术涵盖了嵌入式系统设计技术的全部内容，除了以处理器和实时多任务操作系统（RTOS）为中心的软件设计技术、以PCB和信号完整性分析为基础的高速电路设计技术以外，SOPC还涉及以引起普遍关注的软硬件协同设计技术。由于SOPC的主要逻辑设计是在可编程逻辑器件内部进行，而BGA封装已被广泛应用在微封装领域中，传统的调试设备，如：逻辑分析仪和数字示波器，已很难进行直接测试分析，因此，必将对以仿真技术为基础的软硬件协同设计技术提出更高的要求。同时，新的调试技术也已不断涌现出来，如Xilinx公司的片内逻辑分析仪ChipScopeILA就是一种价廉物美的片内实时调试工具。3.3SOPC的应用3.3.1系统算法的基本原理系统算法实现流程。首先，针对本系统图像处理的要求与算法实现特点进行软硬件划分。图像预处理部分所需要处理的数据量比较大，但算法相对简单，可以通过FPGA自定义相应的IP模块，采用硬件的方式实现；后续处理部分由于算法相对复杂，用硬件实现比较困难，而且其数据处理量不大，所以采用在NiosII软核中以软件的方式实现。最后编写系统控制软件对整个系统进行控制使软硬件协同工作。3.3.2系统硬件的设计方案本系统硬件开发板通过PCI桥与PC机相连，原始图片保存在PC机中。PCI-Avalon桥是PC机与FPGA开发板的通信接口，图像数据经过PCI-Avalon桥进入系统处理模块。Sdram管理控制器用来管理和控制Sdram中的数据存取。控制电路用来控制与协调各个外设的运行，实现状态控制与数据传输等基本操作，包括读取Sdram中保存的图像数据，控制图像处理各模块。Sdram用来保存图像数据。原始图像数据最初由PC机下载到Sdram中，再通过Sdram管理控制器传输给各处理模块依次处理。处理后的图像数据仍然通过Sdram管理控制器返回Sdram中保存。最后通过PCI桥把最终图像返回到PC机。3.3.3系统软件的设计本系统的控制流程相对简单，因此在NiosII软核中没有内嵌操作系统，而是通过IO操作调用中断的方式实现运行状态的控制、数据通信、协调外设等基本操作，控制系统各硬件模块，使系统软硬件协同工作。整个系统搭建成功之后，在PC机上编写应用程序对整个SOPC系统的运行进行控制。3.3.4根据所采集到的图像的特点，本文采用3×3的模板实现中值滤波，这种方法不仅可以滤除图像中的噪声，而且可以将边缘信息很好的保留下来。一般求取中值的方法是采用取冒泡法排序，但这种算法并不适合硬件实现。考虑到硬件实现的特点和效率，本文采用了一种全新的求取中值的算法，其原理如图3所示。其中max、mid、min分别表示三输入的最大值、中值和最小值比较器。最后经几轮比较后求得中值。3.3.5边缘提取采用Roberts算子。Roberts边缘检测算子利用局部差分算子寻找边缘。由于待处理图像特征明显，采用经验阈值法对图像进行二值化，算法简单、实现方便。3.3.6本文的边缘是建立在二值化之后的，因此处理的图像都是二值化的，边缘非常清晰，不需要太复杂的算法。这里采用两个3×3模板作乘积，如图所示，X为待处理像素。如果模板乘积不为0，于是中心象素为1，反之为0，即点的周围有灰度为0的象素，则保留此点，否则剔除。如此很容易得到二值化后点的单象素边缘。3.3.7后续处理部分由于其数据处理量并不大且算法比较复杂，所以在本系统中，这部分算法在NiosⅡ中以软件的方法实现。3.3.8系统测试结果的分析与总结经测试，本系统所有算法用C语言在PC机（配置：Pentium(R)4CPU3.00GHz,512MB内存）上实现，所需时间为2'12"，而本系统仅需30"，其中主要耗时为NiosII软件处理部分，系统的硬件算法部分所耗时间不到1"。4.基于SOPC的锁相环设计4.1全数字锁相环随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的;此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为全数字锁相环(简称DPLL)。数控锁相环的结构框图如图所示，其结构包括鉴相器，时间-数字转换器，数字滤波器，数控振荡器和分频器。4.2全数字锁相环工作原理数控锁相环的工作原理和电荷泵锁相环类似。首先由鉴相器鉴出参考时钟和反馈时钟之间的相位差；时间-数字转换器将鉴相器输出的相位差，转换成数字化相位差；然后数字滤波器根据输入的数字化相位差，控制数控振荡器输出相应频率的高频时钟；高频时钟经过分频器分频后，产生反馈时钟送入鉴相器。信号在数控锁相环中的转换过程为“时间宽度量——数字化相位差——控制字——相位——时间宽度量……”。数控锁相环中传递的信号既有模拟量，也有数字量。4.3全数字锁相环的VHDL设计设计中数字鉴相器采用了异或门鉴相器；数字环路滤波器由变模可逆计数器构成（模数K可预置）；数控振荡器由加/减脉冲控制器、除N计数器构成；还有一个可调的除H计数器。

可逆计数器和加/减脉冲控制器的时钟频率分别为Mf0和2Nf0。这里f0是环路的中心频率，一般情况下M和N为2的整数幂。时钟2Nf0

经除H（=M/2N）计数器得到。第一部份全数字环路鉴相器异或门数字鉴相器：libraryieee;useieee.std_logic_1164.all;entityybyisport(u1,u2:instd_logic;ud:outstd_logic);endentityyby;architectureartofybyisbeginud<=u1xoru2;endarchitectureart;仿真波形延时分析异或门数字鉴相器模块第二部分数字环路滤波器变模可逆计数器：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityyby2isport(clk,ud,en,c,b,a:instd_logic;r1,r2:outstd_logic);endentityyby2;architecturebehaveofyby2issignalcq,k,mo:std_logic_vector(8downto0);signalcao1,cao2:std_logic;signalinstruction:std_logic_vector(2downto0);begininstruction<=c&b&a;withinstructionselectmo<="000000111"when"001","000001111"when"010","000011111"when"011","000111111"when"100","001111111"when"101","011111111"when"110","111111111"when"111","000000111"whenothers;process(clk,en,ud,k,cq)isbeginifclk'eventandclk='1'thenk<=mo;ifen='1'thenifud='0'thenifcq<kthencq<=cq+1;elsecq<=(others=>'0');endif;elseifcq>0thencq<=cq-1;elsecq<=k;endif;endif;elsecq<=(others=>'0');endif;endif;endprocess;process(en,ud,cq,k)isbeginifen='1'thenifud='0'thenifcq=kthencao1<='1';elsecao1<='0';endif;cao2<='0';elseifcq="000000000"thencao2<='1';elsecao2<='0';endif;cao1<='0';endif;elsecao1<='0';cao2<='0';endif;endprocess;r1<=cao1;r2<=cao2;endbehave;仿真波形延时分析变模可逆计数器生成模块:第三部分:数控振荡器（加/减脉冲控制器和除N计数器）：D触发器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYyby3ISPORT(CLK,D,EN:INSTD_LOGIC;Q,QN:OUTSTD_LOGIC);ENDENTITYyby3;ARCHITECTUREbhvOFyby3ISBEGINPROCESS(CLK)BEGINIF(CLK'EVENTANDCLK='1')THENIF(EN='1')THENQ<=D;ENDIF;ENDIF;ENDPROCESS;QN<=NOTD;ENDbhv;仿真波形：延时分析生成模块：J触发器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYyby4ISPORT(CLK,J,K,EN:INSTD_LOGIC;Q,NQ:OUTSTD_LOGIC);ENDENTITYyby4;ARCHITECTUREbhvOFyby4ISSIGNALQ_S,NQ_S:STD_LOGIC;BEGINPROCESS(CLK,J,K)BEGINIFCLK'EVENTANDCLK='0'THENIFEN='1'THENIFJ='0'ANDK='1'THENQ_S<='0';NQ_S<='1';ELSIFJ='1'ANDK='0'THENQ_S<='1';NQ_S<='0';ELSIFJ='1'ANDK='1'THENQ_S<=NOT