21触发器和时序逻辑电路课件

21触发器和时序逻辑电路课件第21章触发器和时序逻辑电路21.1

双稳态触发器21.2

寄存器21.3

计数器21.6应用举例21.4时序逻辑电路的分析(略)21.5由555定时器组成的单稳态触发器和无稳态

触发器第21章触发器和时序逻辑电路21.1双稳态触发器21.2

电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存储记忆功能的电路称为时序逻辑电路。时序逻辑电路的特点：

下面介绍双稳态触发器，它是构成时序逻辑电路的基本逻辑单元。电路的输出状态不仅取决于当时的输入信号，而且21.1

双稳态触发器双稳态触发器：是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。特点：

(1)有两个稳定状态—0态和

1态；

(2)能根据输入信号将触发器置成

0态或

1态；

(3)输入信号消失后，被置成的

0态或

1态能保存下来，即具有记忆功能。21.1双稳态触发器双稳态触发器：特点：21.1.1RS

触发器两互补输出端1.基本RS触发器两输入端反馈线21.1.1RS触发器两互补输出端1.基本RS

触发器输出与输入的逻辑关系1001设触发器原态为1态。翻转为0态(1)SD=1，RD=010101触发器输出与输入的逻辑关系1001设触发器原态为1设原态为0态1001110触发器保持0态不变复位0设原态为0态1001110触发器保持0态不变复位001设原态为0态011100翻转为1态(2)SD=0，RD=101设原态为0态011100翻转为1态(2)SD=设原态为1态0110001触发器保持1态不变置位1设原态为1态0110001触发器保持1态不变置位111设原态为0态010011保持为0态(3)SD=1，RD=111设原态为0态010011保持为0态(3)SD=设原态为1态1110001触发器保持1态不变1设原态为1态1110001触发器保持1态不变1110011111110若G1先翻转，则触发器为0态1态(4)SD=0，RD=010若先翻转110011111110若G1先翻转，则触发器为0态1基本RS

触发器状态表逻辑符号RD(ResetDirect)─直接置

0

端(复位端)SD(SetDirect)─直接置

1

端(置位端)SR低电平有效基本RS触发器状态表逻辑符号RD(ResetDire2.可控RS

触发器基本RS触发器导引电路时钟脉冲2.可控RS触发器基本RS触发器导引电路时钟脉冲当CP=0时11R、S

输入状态不起作用。

触发器状态不变。11

SD、RD用于预置触发器的初始状态，工作过程中应处于高电平，对电路工作状态无影响。0被封锁被封锁当CP=0时11R、S输入状态不起作用。触发器状态不变。当CP=1时1打开触发器状态由R、S

输入状态决定。11打开当CP=1时1打开触发器状态由R、S输入状态决定。当CP=1时1打开(1)S=0,R=00011触发器保持原态触发器状态由R、S

输入状态决定。11打开当CP=1时1打开(1)S=0,R=001101010(2)S=0,R=1触发器置“0”(3)S=1,R=0触发器置“1”111101010(2)S=0,R=1触发器置“0”1110011110若先翻Q=1Q=011(4)S=1,R=1

当时钟由1变0后触发器状态不定11若先翻转1110011110若先翻Q=1Q=011(4)S=1,可控RS触发器逻辑状态表Qn─时钟到来前触发器的状态Qn+1—时钟到来后触发器的状态动作特点：CP高电平时触发器状态由R、S确定。可控RS触发器逻辑状态表Qn─时钟到来前触发器的状态Qn+1画出可控RS

触发器的输出波形CP高电平时触发器状态由R、S确定。画出可控RS触发器的输出波形CP高电平时触发器状态由R存在问题：时钟脉冲不能过宽，否则出现空翻现象,即在一个时钟脉冲期间触发器翻转一次以上。CP克服办法：采用JK

触发器或D

触发器。存在问题：时钟脉冲不能过宽，否则出现空翻现象,即在一个时钟脉21.1.2JK触发器1.电路结构反馈线互补时钟控制主、从触发器不能同时翻转CP

CP21.1.2JK触发器1.电路结构反馈线互补时钟控制主、2.工作原理主触发器打开

主触发器状态由J、K决定，接收信号并暂存。从触发器封锁

从触发器状态保持不变。01CP01CP2.工作原理主触发器打开主触发器状态由J、K决定，10状态保持不变

从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。从触发器打开主触发器封锁0C01010CP10状态保持不变从触发器的状态取决于主触发器，并保持CP高电平时触发器接收信号并暂存。要求CP高电平期间J、K状态保持不变。CP下降沿时()触发器翻转。CP低电平时J、K不起作用。动作特点：10010CPCP高电平时触发器接收信号并暂存。要求CP高电平期间CP01010分析JK触发器的逻辑功能(1)J=1,K=1

设触发器原态为0态翻转为1态110110101001主从状态一致01状态不变状态不变01010分析JK触发器的逻辑功能(1)J=1,K=101010设触发器原态为1态为？状态J=1,K=1时，每来一个时钟脉冲，状态翻转一次，即具有计数功能。(1)J=1,K=110100110从触发器主触发器01010设触发器原态为1态为？状态J=1,K=101010(2)J=0，K=1

设触发器原态为1态翻转为0态011001010110设触发器原态为0态为？态01从触发器主触发器01010(2)J=0，K=1设触发器原态为1态翻转01010(3)J=1，K=0

设触发器原态为0态翻转为1态10011010100101设触发器原态为1态为？态从触发器主触发器01010(3)J=1，K=0设触发器原态为0态翻转010(4)J=0，K=0

设触发器原态为0态保持原态00010001从触发器主触发器保持原态保持原态010(4)J=0，K=0设触发器原态为0态保持原态01001结论：CP高电平时主触发器状态由J、K决定，从触发器状态不变。CP下降沿()触发器翻转(主、从触发器状态一致）。从触发器主触发器01001结论：CP高电平时主触发器状态由J、K决定(保持功能)

(置0功能)

(置1功能)(计数功能)SD

、RD为直接置1、置0端，不受时钟控制，低电平有效，触发器工作时SD

、RD应接高电平。(翻转功能)3.JK触发器的逻辑功能CP下降沿触发翻转(保持功能)(置0功能)(置1功能)(计数功JK

触发器工作波形下降沿触发翻转

根据CP下降沿前J、K的状态，确定下降沿后Q的状态。JK触发器工作波形下降沿触发翻转根据CP下降沿前74LS112双JK触发器

每个芯片内有两个独立的JK触发器。

每个JK触发器有各自的置0端(清零端)和置1端(预置端),

低电平有效。

CP下降沿()触发器翻转。JK触发器逻辑符号

CPQJKSDRDQ74LS112双JK触发器每个芯片内有两个独立的JK基本RS触发器导引电路21.1.3D

触发器1.电路结构反馈线基本RS触发器导引电路21.1.3D触发器1.电路结构D触发器状态表D

Qn+1

0101上升沿触发翻转2.逻辑功能D触发器状态表DQn+10101上升沿触2.74LS74双D触发器74LS74引脚图

每个芯片内有两个独立的D触发器。

CP上升沿()触发器翻转。

每个D有各自的置0端和置1端,低电平有效。D触发器逻辑符号DCPQQRDSD74LS74双D触发器74LS74引脚图每个芯片内有D

触发器工作波形图CPDQ上升沿触发翻转D触发器工作波形图CPDQ上升沿触发翻转21.1.4触发器逻辑功能的转换1.将JK触发器转换为D

触发器

当J=D，K=D时，两触发器状态相同仍为下降沿触发翻转21.1.4触发器逻辑功能的转换1.将JK触发器转换2.将JK触发器转换为T

触发器(保持功能)(计数功能)当J=K时，两触发器状态相同2.将JK触发器转换为T触发器(保持功能)(计数功能)3.将D

触发器转换为T´触发器触发器仅具有计数功能。

即要求来一个CP，触发器就翻转一次。CPQQD3.将D触发器转换为T´触发器触发器仅具有计数功能。21.2寄存器

寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放n

位二进制时,要n个触发器。按功能分数码寄存器移位寄存器21.2寄存器寄存器是数字系统常用的逻辑21.2.1数码寄存器仅有寄存数码的功能。清零寄存指令通常由D触发器或RS触发器组成。并行输入方式00001101寄存数码1101触发器状态不变21.2.1数码寄存器仅有寄存数码的功能。清零寄存指10清零1100寄存指令取数指令1100并行输出方式0000001110101111状态保持不变10清零1100寄存指令取数指令1100并行输出方式000021.2.2移位寄存器不仅能寄存数码，还有移位的功能。

所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。按移位方式分类单向移位寄存器双向移位寄存器21.2.2移位寄存器不仅能寄存数码，还有移位的功能。寄存数码1.单向移位寄存器清零1移位脉冲2341011

数据依次向左移动，称左移寄存器，输入方式为串行输入。从高位向低位依次输入数码输入10110000寄存数码1.单向移位寄存器清零1移位脉冲23410111.单向移位寄存器5移位脉冲678清零1011数码输入1011

再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。串行输出方式1.单向移位寄存器5移位脉冲678清零1011数码输入1左移寄存器波形图1111011Q0Q3Q2Q11110待存数据1011存入寄存器从Q3取出01111左移寄存器波形图1111011Q0Q3Q2Q11110待存数4位左移移位寄存器状态表0001123移位脉冲Q2Q1Q0移位过程Q3寄存数码D001110000清零110左移一位001011左移二位01011左移三位10114左移四位101并行输出再继续输入四个移位脉冲,从Q3端串行输出1011数码。4位左移移位寄存器状态表0001123移位脉冲Q2Q寄存器分类并行输入/并行输出串行输入/并行输出并行输入/串行输出串行输入/串行输出寄存器分类并行输入/并行输出串行输入/并行输出并行输入/串行21触发器和时序逻辑电路课件74LS194功能表并行输入控制端输出端左移串行输入右移串行输入74LS194型双向移位寄存器74LS194功能表并行输入控制端输出端左移串行输21.3计数器

计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器可逆计数器(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)

二进制计数器十进制计数器

N

进制计数器(按计数制)21.3计数器计数器是数字电路和计算机中广泛应21.3.1二进制计数器

按二进制的规律累计脉冲个数,它也是构成其他进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。1.异步二进制计数器异步计数器：计数脉冲CP不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。21.3.1二进制计数器按二进制的规律三位二进制减法计数器状态表二进制计数器：按二进制规律计数三位二进制减法计数器状态表二进制计数器：3位异步二进制加法计数器1010

当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次。CP计数脉冲在电路图中J、Ｋ悬空表示J、K=1。每来一个CP翻转一次

当相邻低位触发器由1变0时翻转下降沿触发翻转3位异步二进制加法计数器1010当J、K=1时，具异步二进制加法计数器工作波形2分频4分频8分频Q0Q1Q2每个触发器翻转的时间有先后，与计数脉冲不同步。

每经一个触发器，脉冲的周期就增加一倍，频率减为一半。异步二进制加法计数器工作波形2分频4分频8分频Q0Q1Q？？各D触发器已接成T´触发器，即具有计数功能。用D触发器构成3位二进制异步加法计数器。2.若构成减法计数器,CP端又如何连接？思考1.各触发器的CP端应如何连接？？？各D触发器已接成T´触发器，即具有计数功能。用D触发

八进制异步减法计数器电路

(a)D

触发器构成；(b)JK触发器构成八进制异步减法计数器电路(b74LS197集成4位异步二进制加法计数器

芯片内有一个二进制计数器和一个八进制计数器。

CP下降沿()触发器翻转。

有置0端和置数端，低电平有效。74LS197集成4位异步二进制加法计数器芯片内有一2.同步二进制计数器异步二进制加法计数器线路连接简单。各触发器逐级翻转，因而工作速度较慢。同步计数器：计数脉冲同时接到各位触发器，各位触发器状态的变换与计数脉冲同步。同步计数器由于各触发器同步翻转，因此工作速度快，但接线较复杂。同步计数器组成原则:

根据翻转条件,确定触发器级间连接方式，找出J、K输入端的连接方式。2.同步二进制计数器异步二进制加法计数器线路连接简单。同2.同步二进制计数器2.同步二进制计数器4位二进制加法计数器的状态表4位二进制加法计数器的状态表四位二进制同步计数器级间连接的逻辑关系

由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。（加法）（减法）四位二进制同步计数器级间连接的逻辑关系由J、K端逻辑由主从型JK触发器组成的同步4位二进制加法计数器

计数脉冲同时加到各位触发器上，当每个计数脉冲到来后，触发器状态是否改变要看J、K的状态。与关系由主从型JK触发器组成的同步4位二进制加法计数器74LS161型4位同步二进制计数器(a)引脚排列图；(b)逻辑符号74LS161型4位同步二进制计数器(a)引脚排21触发器和时序逻辑电路课件例:分析图示逻辑电路的逻辑功能,说明其用处。

设初始状态为000。例:分析图示逻辑电路的逻辑功能,说明其用处。

解：1.写出各触发器J、K端和CP端的逻辑表达式

CP0=CP

K0=1

J0=Q2K1=1

J1=1CP1=Q0J2=Q0Q1K2=1CP2=CP

解：1.写出各触发器J、K端和CP端的CP0=CP解：当初始状态为000时，各触发器J、K端和CP端的电平为

CP0=CP=0K0=1

J0=Q2=1K1=1

J1=1CP1=Q0=0J2=Q0Q1=0K2=1CP2=CP=0

解：当初始状态为000时，CP0=CP=0K0011111CPJ2=Q0Q1K2=1J1=K1=1K0=1

J0=Q2Q2Q1Q0011111011111111111011101011111000010012010301141005000由表可知，经5个脉冲循环一次,为五进制加法计数器。2.列写状态转换表，分析其状态转换过程

由于计数脉冲没有同时加到各位触发器上，所以为异步计数器。011111CPJ2=Q0Q1K2=1J1=K1=1异步五进制计数器工作波形异步五进制计数器工作波形21.3.2十进制计数器

计数规律：“逢十进一”。它是用4位二进制数表示对应的十进制数，所以又称为二–十进制计数器。4位二进制数可以表示十六种状态，为了表示十进制数的十个状态，需要去掉六种状态，具体去掉哪六种状态，有不同的安排，这里仅介绍广泛使用的8421编码的十进制计数器。21.3.2十进制计数器计数规律：“逢十进制加法计数器状态表1.同步十进制计数器十进制加法计数器状态表1.同步十进制计数器十进制同步加法计数器十进制同步加法计数器十进制同步计数器工作波形

常使用74LS160型同步十进制加法计数器,其引脚排列及功能表与74LS161型计数器相同。十进制同步计数器工作波形常使用74LS160型同步2.异步十进制计数器(1)74LS290型二-五-十进制计数器2.异步十进制计数器(1)74LS290型二-五-十进制逻辑功能及引脚排列110

10清零(1)R01、

R02：置0输入端。逻辑功能0000R0高电平清零逻辑功能及引脚排列11010清零(1)R01、R0逻辑功能及外引线排列1

10置9(2)S91、

S02：置9输入端。逻辑功能1100逻辑功能及外引线排列110置9(2)S91、S0逻辑功能及外引线排列(3)计数功能0011逻辑功能逻辑功能及外引线排列(3)计数功能0011逻辑功能0输出五进制011输入计数脉冲二进制计数输入计数脉冲下降沿触发翻转0输出五进制011输入计数脉冲二进制计数输入计数脉冲下降0011输出十进制8421码异步十进制计数器输入脉冲0011输出十进制8421码异步十进制计数器输入脉冲计数74LS290型计数器功能表清零置9计数74LS290型计数器功能表清零置9输入计数脉冲8421码异步十进制计数器十分频输出(进位输出)计数状态计数器输出(2)74LS290的应用

引脚排列图输入计数脉冲8421码异步十进制计数器十分频输出(进位输出)五进制输出计数脉冲输入异步五进制计数器工作波形五进制输出计数脉冲输入异步五进制计数器工作波形21.3.3任意进制计数器

反馈置0法：当满足一定的条件时，利用计数器的复位端强迫计数器清零,重新开始新一轮计数。

利用反馈置0法可用已有的计数器得出小于原进制的计数器。

如：用一片74LS290可构成十进制计数器，再将十进制计数器适当改接,利用其清零端进行反馈清零，则可得出十以内的任意进制计数器。N进制计数器的构成21.3.3任意进制计数器反馈置0法

例1：用一片74LS290构成十以内的任意进制计数器。解：六进制计数器六种状态六个脉冲循环一次一般计数器有几种状态就称为几进制计数器。例1：用一片74LS290构成十以内的任意进制计数器。六进制计数器

当状态0110(6)出现时，将Q2=1，Q1=1送到清零端R0(即R0=Q2Q1),使计数器立即清零。状态0110仅瞬间存在。74LS290为异步清零的计数器反馈置0实现方法:六进制计数器当状态0110(6)出现时，将Q2六进制计数器七进制计数器

当出现0110(6)时，应立即使计数器清零，重新开始新一轮计数。R0=Q2Q1。

当出现

0111(7)时，计数器立即清零，重新开始新一轮计数。R0=Q2Q1Q0。六进制计数器七进制计数器当出现0110(6)时，应例2：用二片74LS290构成100以内的计数器。解：(1)二十四进制计数器0010(2)0100(4)R0=2Q1·1Q2例2：用二片74LS290构成100以内的计数器。解：(1)

解:(2)六十进制计数器

个位为十进制，十位为六进制。个位的最高位Q3接十位的CP0

，个位十进制计数器经过十个脉冲循环一次，每当第十个脉冲来到后Q3由1变为0，相当于一个下降沿，使十位六进制计数器计数。经过六十个脉冲，个位和十位计数器都恢复为0000。解:(2)六十进制计数器个位为十进制，十位(3)二−五−十进制计数器RD高电平清零五进制五进制

每个芯片内有两个十进制计数器。

每个十进制计数器包含一个二进制和一个五进制计数器。

二进制计数器和五进制计数器经适当连接可组成十进制计数器。下降沿翻转二进制(3)二−五−十进制计数器RD高电平清零五进制五进制例3：用一片74LS390构成四十六进制计数器。十位

0100(4)个位0110(6)例3：用一片74LS390构成四十六进制计数器。十位个位D(DOWN)—减法脉冲输入端U(UP)—

加法脉冲输入端L(LOAD)—

置数端CO

—

进位端BO

—

借位端C(CLR)—

清零端74LS192引脚排列图十进制同步加/减计数器D(DOWN)—减法脉冲输入端U(UP)—加法脉冲输74LS192功能表十进制同步加/减计数器74LS192功能表十进制同步加/减计数器21.3.4环形计数器工作原理：先将计数器置为Q3Q2Q1Q0=1000

而后每来一个CP，其各触发器状态依次右移一位。即100001000010000121.3.4环形计数器工作原理：先将计数器置为Q3Q环行计数器工作波形

环形计数器可作为顺序脉冲发生器。环行计数器工作波形环形计数器可作为顺序脉冲发生器。21.3.5环形分配器K0=Q2

J0=Q2

J1=Q0J2=Q1

K1=Q0

K2=Q1J0K0J1K1J2K221.3.5环形分配器K0=Q2J0=Q2J环行分配器工作波形可产生相移为的顺序脉冲。环行分配器工作波形可产生相移为的顺序脉冲。21.5由555定时器定时器组成的单稳

态触发器和无稳态触发器

555定时器是一种将模拟电路和数字电路集成于一体的电子器件。用它可以构成单稳态触发器、多谐振荡器和施密特触发器等多种电路。555定时器在工业控制、定时、检测、报警等方面有广泛应用。21.5.1555定时器(1)分压器：由三个等值电阻构成。(2)比较器：由电压比较器C1和C2构成。(3)RS触发器。(4)放电管T。21.5由555定时器定时器组成的单稳

48++C1++C2S5kTRD2567315k5kSDQQRVAVB输出端

电压控制端高电平触发端低电平触发端放电端UCC分压器比较器RS触发器放电管地(复位端)R'D48++C1++C2S5kTRD2567315k5kSDQQ555定时器功能表555定时器功能表

单稳态触发器只有一个稳定状态。在未加触发脉冲前，电路处于稳定状态；在触发脉冲作用下，电路由稳定状态翻转为暂稳定状态，停留一段时间后，电路又自动返回稳定状态。

暂稳定状态的长短，取决于电路的参数，与触发脉冲无关。21.5.2由555定时器组成的单稳态触发器单稳态触发器一般用做定时、整形及延时。单稳态触发器只有一个稳定状态。在未加触发脉冲接通电源>2/3UCC01101Q=0导通1稳定状态21.5.2由555定时器组成的单稳态触发器接通电源>2/3UCC01101Q=0导通1稳定状态21.21.5.2.由555定时器组成的单稳态触发器Q=01101Q=1截止0001<1/3UCC暂稳状态21.5.2.由555定时器组成的单稳态触发器Q=01101010Q=1010110稳定状态Q=021.5.2.由555定时器组成的单稳态触发器>2/3UCC1010Q=1010110稳定状态Q=021.5.2.由5

单稳态触发器

(a)电路；(b)输入输出波形tp=RCln3=1.1RC

暂稳态的长短取决于RC时间常数。单稳态触发器

(a)电路；(b)输入输出波形t应用1：单稳态触发器构成定时检测。应用1：单稳态触发器构成定时检测。应用2：单稳态触发器构成短时用照明灯。若S未按下,则uI

=1。若S按下,则uI

=0。应用2：单稳态触发器构成短时用照明灯。若S未按下,则uI灯亮的时间为tp=1.1RC灯亮的时间为tp=1.1RC应用3：抗干扰的定时电路。

在工业控制中，周围环境往往存在大量的干扰信号，如高频火花、电磁波等，必须要提高控制所用的定时电路的抗干扰能力。应用3：抗干扰的定时电路。在工业控制中，周围21.5.3

由555定时器组成的多谐振荡器

多谐振荡器是一种无稳态触发器,接通电源后，不需外加触发信号，就能产生矩形波输出。由于矩形波中含有丰富的谐波，故称为多谐振荡器。

多谐振荡器是一种常用的脉冲波形发生器，触发器和时序电路中的时钟脉冲一般由多谐振荡器产生的。21.5.3由555定时器组成的多谐振荡器多谐振uCR1R2.+–接通电源通电前uC=0011100>2/3UCCRD=1SD=0C充电C放电1<1/3UCC21.5.3

由555定时器组成的多谐振荡器uCR1R2.+–接通电源通电前011100>2/3UCCtp1tp22/3UCC1/3UCCQ=1Q=0Q=0Q=1tp1=(R1+R2)Cln2=0.7(R1+R2)Ctp2=R2Cln2=0.7R2CT=tp1+tp2=0.7(R1+2R2)C接通电源T截止C充电T导通C放电RD=1SD=0RD=0SD=1uCtOuOtO本电路只能产生占空比大于0.5的矩形波。tp1tp22/3UCC1/3UCCQ=1Q=0Q=0Q=1

本电路可以产生占空比处于0和1之间的矩形波。这是因为它的充放电的路径不同。占空比可调的多谐振荡器本电路可以产生占空比处于0和1之间的矩形波。应用1：多谐振荡器构成水位监控报警电路。

水位正常情况下，电容C被短接,扬声器不发音;水位下降到探测器以下时，多谐振荡器开始工作，扬声器发出报警。应用1：多谐振荡器构成水位监控报警电路。水位应用2：双音门铃，按下之后充电回路不同。应用2：双音门铃，按下之后充电回路不同。21.6应用举例21.6.1优先裁决电路21.6应用举例21.6.1优先裁决电路工作原理：开始比赛时，按下复位开关S。001不亮不亮1100未比赛时A1、A2为0复位开关S断开。工作原理：开始比赛时，按下复位开关S。001不亮不亮1100工作原理：00不亮不亮11001优先到达011亮0001封锁封锁保持不变工作原理：00不亮不亮11001优先011亮0001封锁封锁21.6.2四人抢答电路CT74LS175

引脚排列图四人抢答电路的主要器件是CT74LS175型四上升沿D触发器，其引脚排列图如右图所示，它的清零端和时钟脉冲CP是四个D触发器共用的。

抢答前先清零,

Q4~Q1均为0,相应的发光二极管LED都不亮；

~均为1,与非门G1的输出为0，扬声器不响。同时，G2输出为1，将G3打开，时钟脉冲CP经过G3进入D触发器的CP端。此时，由于S1~S4均未按下,D1~D4均为0,所以触发器的状态不变。工作原理：21.6.2四人抢答电路CT74LS175四人抢4300LEDCRD1Q1Q&G174LS175S141M+5VS2S3S4&G3&G2+5V83DG10010kCP1D2D3D4D2Q4Q4Q3Q3Q2Q21.6.2四人抢答电路工作原理：抢答前清0。0000截止04300LEDCRD1Q1Q&G174LS175S14

若S1首先被按下,D1和Q1均变为1,相应的发光二极管亮；变为0,G1的输出为1,扬声器响。同时,G2

输出为0,将G3封闭,时钟脉冲CP便不能经过G3进入D触发器。由于没有时钟脉冲,

因此,再按其它按钮,就不起作用了,

触发器的状态不会改变。抢答开始，若S1先被按下1000亮01导通响0封锁1若S1首先被按抢答开始，若S1先被按下1000亮021触发器和时序逻辑电路课件第21章触发器和时序逻辑电路21.1

双稳态触发器21.2

寄存器21.3

计数器21.6应用举例21.4时序逻辑电路的分析(略)21.5由555定时器组成的单稳态触发器和无稳态

触发器第21章触发器和时序逻辑电路21.1双稳态触发器21.2

电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存储记忆功能的电路称为时序逻辑电路。时序逻辑电路的特点：

下面介绍双稳态触发器，它是构成时序逻辑电路的基本逻辑单元。电路的输出状态不仅取决于当时的输入信号，而且21.1

双稳态触发器双稳态触发器：是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。特点：

(1)有两个稳定状态—0态和

1态；

(2)能根据输入信号将触发器置成

0态或

1态；

(3)输入信号消失后，被置成的

0态或

1态能保存下来，即具有记忆功能。21.1双稳态触发器双稳态触发器：特点：21.1.1RS

触发器两互补输出端1.基本RS触发器两输入端反馈线21.1.1RS触发器两互补输出端1.基本RS

触发器输出与输入的逻辑关系1001设触发器原态为1态。翻转为0态(1)SD=1，RD=010101触发器输出与输入的逻辑关系1001设触发器原态为1设原态为0态1001110触发器保持0态不变复位0设原态为0态1001110触发器保持0态不变复位001设原态为0态011100翻转为1态(2)SD=0，RD=101设原态为0态011100翻转为1态(2)SD=设原态为1态0110001触发器保持1态不变置位1设原态为1态0110001触发器保持1态不变置位111设原态为0态010011保持为0态(3)SD=1，RD=111设原态为0态010011保持为0态(3)SD=设原态为1态1110001触发器保持1态不变1设原态为1态1110001触发器保持1态不变1110011111110若G1先翻转，则触发器为0态1态(4)SD=0，RD=010若先翻转110011111110若G1先翻转，则触发器为0态1基本RS

触发器状态表逻辑符号RD(ResetDirect)─直接置

0

端(复位端)SD(SetDirect)─直接置

1

端(置位端)SR低电平有效基本RS触发器状态表逻辑符号RD(ResetDire2.可控RS

触发器基本RS触发器导引电路时钟脉冲2.可控RS触发器基本RS触发器导引电路时钟脉冲当CP=0时11R、S

输入状态不起作用。

触发器状态不变。11

SD、RD用于预置触发器的初始状态，工作过程中应处于高电平，对电路工作状态无影响。0被封锁被封锁当CP=0时11R、S输入状态不起作用。触发器状态不变。当CP=1时1打开触发器状态由R、S

输入状态决定。11打开当CP=1时1打开触发器状态由R、S输入状态决定。当CP=1时1打开(1)S=0,R=00011触发器保持原态触发器状态由R、S

输入状态决定。11打开当CP=1时1打开(1)S=0,R=001101010(2)S=0,R=1触发器置“0”(3)S=1,R=0触发器置“1”111101010(2)S=0,R=1触发器置“0”1110011110若先翻Q=1Q=011(4)S=1,R=1

当时钟由1变0后触发器状态不定11若先翻转1110011110若先翻Q=1Q=011(4)S=1,可控RS触发器逻辑状态表Qn─时钟到来前触发器的状态Qn+1—时钟到来后触发器的状态动作特点：CP高电平时触发器状态由R、S确定。可控RS触发器逻辑状态表Qn─时钟到来前触发器的状态Qn+1画出可控RS

触发器的输出波形CP高电平时触发器状态由R、S确定。画出可控RS触发器的输出波形CP高电平时触发器状态由R存在问题：时钟脉冲不能过宽，否则出现空翻现象,即在一个时钟脉冲期间触发器翻转一次以上。CP克服办法：采用JK

触发器或D

触发器。存在问题：时钟脉冲不能过宽，否则出现空翻现象,即在一个时钟脉21.1.2JK触发器1.电路结构反馈线互补时钟控制主、从触发器不能同时翻转CP

CP21.1.2JK触发器1.电路结构反馈线互补时钟控制主、2.工作原理主触发器打开

主触发器状态由J、K决定，接收信号并暂存。从触发器封锁

从触发器状态保持不变。01CP01CP2.工作原理主触发器打开主触发器状态由J、K决定，10状态保持不变

从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。从触发器打开主触发器封锁0C01010CP10状态保持不变从触发器的状态取决于主触发器，并保持CP高电平时触发器接收信号并暂存。要求CP高电平期间J、K状态保持不变。CP下降沿时()触发器翻转。CP低电平时J、K不起作用。动作特点：10010CPCP高电平时触发器接收信号并暂存。要求CP高电平期间CP01010分析JK触发器的逻辑功能(1)J=1,K=1

设触发器原态为0态翻转为1态110110101001主从状态一致01状态不变状态不变01010分析JK触发器的逻辑功能(1)J=1,K=101010设触发器原态为1态为？状态J=1,K=1时，每来一个时钟脉冲，状态翻转一次，即具有计数功能。(1)J=1,K=110100110从触发器主触发器01010设触发器原态为1态为？状态J=1,K=101010(2)J=0，K=1

设触发器原态为1态翻转为0态011001010110设触发器原态为0态为？态01从触发器主触发器01010(2)J=0，K=1设触发器原态为1态翻转01010(3)J=1，K=0

设触发器原态为0态翻转为1态10011010100101设触发器原态为1态为？态从触发器主触发器01010(3)J=1，K=0设触发器原态为0态翻转010(4)J=0，K=0

设触发器原态为0态保持原态00010001从触发器主触发器保持原态保持原态010(4)J=0，K=0设触发器原态为0态保持原态01001结论：CP高电平时主触发器状态由J、K决定，从触发器状态不变。CP下降沿()触发器翻转(主、从触发器状态一致）。从触发器主触发器01001结论：CP高电平时主触发器状态由J、K决定(保持功能)

(置0功能)

(置1功能)(计数功能)SD

、RD为直接置1、置0端，不受时钟控制，低电平有效，触发器工作时SD

、RD应接高电平。(翻转功能)3.JK触发器的逻辑功能CP下降沿触发翻转(保持功能)(置0功能)(置1功能)(计数功JK

触发器工作波形下降沿触发翻转

根据CP下降沿前J、K的状态，确定下降沿后Q的状态。JK触发器工作波形下降沿触发翻转根据CP下降沿前74LS112双JK触发器

每个芯片内有两个独立的JK触发器。

每个JK触发器有各自的置0端(清零端)和置1端(预置端),

低电平有效。

CP下降沿()触发器翻转。JK触发器逻辑符号

CPQJKSDRDQ74LS112双JK触发器每个芯片内有两个独立的JK基本RS触发器导引电路21.1.3D

触发器1.电路结构反馈线基本RS触发器导引电路21.1.3D触发器1.电路结构D触发器状态表D

Qn+1

0101上升沿触发翻转2.逻辑功能D触发器状态表DQn+10101上升沿触2.74LS74双D触发器74LS74引脚图

每个芯片内有两个独立的D触发器。

CP上升沿()触发器翻转。

每个D有各自的置0端和置1端,低电平有效。D触发器逻辑符号DCPQQRDSD74LS74双D触发器74LS74引脚图每个芯片内有D

触发器工作波形图CPDQ上升沿触发翻转D触发器工作波形图CPDQ上升沿触发翻转21.1.4触发器逻辑功能的转换1.将JK触发器转换为D

触发器

当J=D，K=D时，两触发器状态相同仍为下降沿触发翻转21.1.4触发器逻辑功能的转换1.将JK触发器转换2.将JK触发器转换为T

触发器(保持功能)(计数功能)当J=K时，两触发器状态相同2.将JK触发器转换为T触发器(保持功能)(计数功能)3.将D

触发器转换为T´触发器触发器仅具有计数功能。

即要求来一个CP，触发器就翻转一次。CPQQD3.将D触发器转换为T´触发器触发器仅具有计数功能。21.2寄存器

寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放n

位二进制时,要n个触发器。按功能分数码寄存器移位寄存器21.2寄存器寄存器是数字系统常用的逻辑21.2.1数码寄存器仅有寄存数码的功能。清零寄存指令通常由D触发器或RS触发器组成。并行输入方式00001101寄存数码1101触发器状态不变21.2.1数码寄存器仅有寄存数码的功能。清零寄存指10清零1100寄存指令取数指令1100并行输出方式0000001110101111状态保持不变10清零1100寄存指令取数指令1100并行输出方式000021.2.2移位寄存器不仅能寄存数码，还有移位的功能。

所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。按移位方式分类单向移位寄存器双向移位寄存器21.2.2移位寄存器不仅能寄存数码，还有移位的功能。寄存数码1.单向移位寄存器清零1移位脉冲2341011

数据依次向左移动，称左移寄存器，输入方式为串行输入。从高位向低位依次输入数码输入10110000寄存数码1.单向移位寄存器清零1移位脉冲23410111.单向移位寄存器5移位脉冲678清零1011数码输入1011

再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。串行输出方式1.单向移位寄存器5移位脉冲678清零1011数码输入1左移寄存器波形图1111011Q0Q3Q2Q11110待存数据1011存入寄存器从Q3取出01111左移寄存器波形图1111011Q0Q3Q2Q11110待存数4位左移移位寄存器状态表0001123移位脉冲Q2Q1Q0移位过程Q3寄存数码D001110000清零110左移一位001011左移二位01011左移三位10114左移四位101并行输出再继续输入四个移位脉冲,从Q3端串行输出1011数码。4位左移移位寄存器状态表0001123移位脉冲Q2Q寄存器分类并行输入/并行输出串行输入/并行输出并行输入/串行输出串行输入/串行输出寄存器分类并行输入/并行输出串行输入/并行输出并行输入/串行21触发器和时序逻辑电路课件74LS194功能表并行输入控制端输出端左移串行输入右移串行输入74LS194型双向移位寄存器74LS194功能表并行输入控制端输出端左移串行输21.3计数器

计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器可逆计数器(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)

二进制计数器十进制计数器

N

进制计数器(按计数制)21.3计数器计数器是数字电路和计算机中广泛应21.3.1二进制计数器

按二进制的规律累计脉冲个数,它也是构成其他进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。1.异步二进制计数器异步计数器：计数脉冲CP不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。21.3.1二进制计数器按二进制的规律三位二进制减法计数器状态表二进制计数器：按二进制规律计数三位二进制减法计数器状态表二进制计数器：3位异步二进制加法计数器1010

当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次。CP计数脉冲在电路图中J、Ｋ悬空表示J、K=1。每来一个CP翻转一次

当相邻低位触发器由1变0时翻转下降沿触发翻转3位异步二进制加法计数器1010当J、K=1时，具异步二进制加法计数器工作波形2分频4分频8分频Q0Q1Q2每个触发器翻转的时间有先后，与计数脉冲不同步。

每经一个触发器，脉冲的周期就增加一倍，频率减为一半。异步二进制加法计数器工作波形2分频4分频8分频Q0Q1Q？？各D触发器已接成T´触发器，即具有计数功能。用D触发器构成3位二进制异步加法计数器。2.若构成减法计数器,CP端又如何连接？思考1.各触发器的CP端应如何连接？？？各D触发器已接成T´触发器，即具有计数功能。用D触发

八进制异步减法计数器电路

(a)D

触发器构成；(b)JK触发器构成八进制异步减法计数器电路(b74LS197集成4位异步二进制加法计数器

芯片内有一个二进制计数器和一个八进制计数器。

CP下降沿()触发器翻转。

有置0端和置数端，低电平有效。74LS197集成4位异步二进制加法计数器芯片内有一2.同步二进制计数器异步二进制加法计数器线路连接简单。各触发器逐级翻转，因而工作速度较慢。同步计数器：计数脉冲同时接到各位触发器，各位触发器状态的变换与计数脉冲同步。同步计数器由于各触发器同步翻转，因此工作速度快，但接线较复杂。同步计数器组成原则:

根据翻转条件,确定触发器级间连接方式，找出J、K输入端的连接方式。2.同步二进制计数器异步二进制加法计数器线路连接简单。同2.同步二进制计数器2.同步二进制计数器4位二进制加法计数器的状态表4位二进制加法计数器的状态表四位二进制同步计数器级间连接的逻辑关系

由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。（加法）（减法）四位二进制同步计数器级间连接的逻辑关系由J、K端逻辑由主从型JK触发器组成的同步4位二进制加法计数器

计数脉冲同时加到各位触发器上，当每个计数脉冲到来后，触发器状态是否改变要看J、K的状态。与关系由主从型JK触发器组成的同步4位二进制加法计数器74LS161型4位同步二进制计数器(a)引脚排列图；(b)逻辑符号74LS161型4位同步二进制计数器(a)引脚排21触发器和时序逻辑电路课件例:分析图示逻辑电路的逻辑功能,说明其用处。

设初始状态为000。例:分析图示逻辑电路的逻辑功能,说明其用处。

解：1.写出各触发器J、K端和CP端的逻辑表达式

CP0=CP

K0=1

J0=Q2K1=1

J1=1CP1=Q0J2=Q0Q1K2=1CP2=CP

解：1.写出各触发器J、K端和CP端的CP0=CP解：当初始状态为000时，各触发器J、K端和CP端的电平为

CP0=CP=0K0=1

J0=Q2=1K1=1

J1=1CP1=Q0=0J2=Q0Q1=0K2=1CP2=CP=0

解：当初始状态为000时，CP0=CP=0K0011111CPJ2=Q0Q1K2=1J1=K1=1K0=1

J0=Q2Q2Q1Q0011111011111111111011101011111000010012010301141005000由表可知，经5个脉冲循环一次,为五进制加法计数器。2.列写状态转换表，分析其状态转换过程

由于计数脉冲没有同时加到各位触发器上，所以为异步计数器。011111CPJ2=Q0Q1K2=1J1=K1=1异步五进制计数器工作波形异步五进制计数器工作波形21.3.2十进制计数器

计数规律：“逢十进一”。它是用4位二进制数表示对应的十进制数，所以又称为二–十进制计数器。4位二进制数可以表示十六种状态，为了表示十进制数的十个状态，需要去掉六种状态，具体去掉哪六种状态，有不同的安排，这里仅介绍广泛使用的8421编码的十进制计数器。21.3.2十进制计数器计数规律：“逢十进制加法计数器状态表1.同步十进制计数器十进制加法计数器状态表1.同步十进制计数器十进制同步加法计数器十进制同步加法计数器十进制同步计数器工作波形

常使用74LS160型同步十进制加法计数器,其引脚排列及功能表与74LS161型计数器相同。十进制同步计数器工作波形常使用74LS160型同步2.异步十进制计数器(1)74LS290型二-五-十进制计数器2.异步十进制计数器(1)74LS290型二-五-十进制逻辑功能及引脚排列110

10清零(1)R01、

R02：置0输入端。逻辑功能0000R0高电平清零逻辑功能及引脚排列11010清零(1)R01、R0逻辑功能及外引线排列1

10置9(2)S91、

S02：置9输入端。逻辑功能1100逻辑功能及外引线排列110置9(2)S91、S0逻辑功能及外引线排列(3)计数功能0011逻辑功能逻辑功能及外引线排列(3)计数功能0011逻辑功能0输出五进制011输入计数脉冲二进制计数输入计数脉冲下降沿触发翻转0输出五进制011输入计数脉冲二进制计数输入计数脉冲下降0011输出十进制8421码异步十进制计数器输入脉冲0011输出十进制8421码异步十进制计数器输入脉冲计数74LS290型计数器功能表清零置9计数74LS290型计数器功能表清零置9输入计数脉冲8421码异步十进制计数器十分频输出(进位输出)计数状态计数器输出(2)74LS290的应用

引脚排列图输入计数脉冲8421码异步十进制计数器十分频输出(进位输出)五进制输出计数脉冲输入异步五进制计数器工作波形五进制输出计数脉冲输入异步五进制计数器工作波形21.3.3任意进制计数器

反馈置0法：当满足一定的条件时，利用计数器的复位端强迫计数器清零,重新开始新一轮计数。

利用反馈置0法可用已有的计数器得出小于原进制的计数器。

如：用一片74LS290可构成十进制计数器，再将十进制计数器适当改接,利用其清零端进行反馈清零，则可得出十以内的任意进制计数器。N进制计数器的构成21.3.3任意进制计数器反馈置0法

例1：用一片74LS290构成十以内的任意进制计数器。解：六进制计数器六种状态六个脉冲循环一次一般计数器有几种状态就称为几进制计数器。例1：用一片74LS290构成十以内的任意进制计数器。六进制计数器

当状态0110(6)出现时，将Q2=1，Q1=1送到清零端R0(即R0=Q2Q1),使计数器立即清零。状态0110仅瞬间存在。74LS290为异步清零的计数器反馈置0实现方法:六进制计数器当状态0110(6)出现时，将Q2六进制计数器七进制计数器

当出现0110(6)时，应立即使计数器清零，重新开始新一轮计数。R0=Q2Q1。

当出现

0111(7)时，计数器立即清零，重新开始新一轮计数。R0=Q2Q1Q0。六进制计数器七进制计数器当出现0110(6)时，应例2：用二片74LS290构成100以内的计数器。解：(1)二十四进制计数器0010(2)0100(4)R0=2Q1·1Q2例2：用二片74LS290构成100以内的计数器。解：(1)

解:(2)六十进制计数器

个位为十进制，十位为六进制。个位的最高位Q3接十位的CP0

，个位十进制计数器经过十个脉冲循环一次，每当第十个脉冲来到后Q3由1变为0，相当于一个下降沿，使十位六进制计数器计数。经过六十个脉冲，个位和十位计数器都恢复为0000。解:(2)六十进制计数器个位为十进制，十位(3)二−五−十进制计数器RD高电平清零五进制五进制

每个芯片内有两个十进制计数器。

每个十进制计数器包含一个二进制和一个五进制计数器。

二进制计数器和五进制计数器经适当连接可组成十进制计数器。下降沿翻转二进制(3)二−五−十进制计数器RD高电平清零五进制五进制例3：用一片74LS390构成四十六进制计数器。十位

0100(4)个位0110(6)例3：用一片74LS390构成四十六进制计数器。十位个位D(DOWN)—减法脉冲输入端U(UP)—

加法脉冲输入端L(LOAD)—

置数端CO

—

进位端BO

—

借位端C(CLR)—

清零端74LS192引脚排列图十进制同步加/减计数器D(DOWN)—减法脉冲输入端U(UP)—加法脉冲输74LS192功能表十进制同步加/减计数器74LS192功能表十进制同步加/减计数器21.3.4环形计数器工作原理：先将计数器置为Q3Q2Q1Q0=1000

而后每来一个CP，其各触发器状态依次右移一位。即1000010