常用时序逻辑功能器件课件

第七章

常用时序逻辑功能器件第七章

常用时序逻辑功能器件1在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二27.1.1二进制计数器1、二进制同步计数器3位二进制同步加法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：7.1.1二进制计数器1、二进制同步计数器3位二进制同3时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在4电路图由于没有无效状态，电路能自启动。推广到n位二进制同步加法计数器驱动方程输出方程电路图由于没有无效状态，电路能自启动。推广到n位二进制同步加53位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：3位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，6时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在7电路图由于没有无效状态，电路能自启动。推广到n位二进制同步减法计数器驱动方程输出方程电路图由于没有无效状态，电路能自启动。推广到n位二进制同步减83位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程3位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D9电路图电路图104位集成二进制同步加法计数器74LS161/163①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。4位集成二进制同步加法计数器74LS161/163①CR=011双4位集成二进制同步加法计数器CC4520①CR=1时，异步清零。②CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。③CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。双4位集成二进制同步加法计数器CC4520①CR=1时，异步124位集成二进制同步可逆计数器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。4位集成二进制同步可逆计数器74LS191U/D是加减计数控134位集成二进制同步可逆计数器74LS193CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。4位集成二进制同步可逆计数器74LS193CR是异步清零端，142、二进制异步计数器3位二进制异步加法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：2、二进制异步计数器3位二进制异步加法计数器状态图选用3个C15时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q163个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。驱动方程：电路图3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下173位二进制异步减法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：3位二进制异步减法计数器状态图选用3个CP下降沿触发的JK触18时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q193个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。驱动方程：电路图3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下20二进制异步计数器级间连接规律二进制异步计数器级间连接规律214位集成二进制异步加法计数器74LS197①CR=0时异步清零。②CR=1、CT/LD=0时异步置数。③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。4位集成二进制异步加法计数器74LS197①CR=0时异步清227 常用时序逻辑功能器件引言计数器：统计时钟脉冲的个数寄存器：存储或传输二进制数据或信息7.1计数器计数脉冲触发方式同步计数器异步计数器计数制方式二进制计数器非二进制计数器计数过程中数值的增减分类

加法计数器减法计数器可逆计数器7 常用时序逻辑功能器件引言计数器：统计时钟脉冲的个数寄237.1.1二进制计数器1.二进制异步计数器1）二进制异步加计数器Q2Q1Q0

010001010101010001010110

11100000101Q2D2Q1D1Q0D0Q2Q1Q0CP计数脉冲三位二进制异步加法计数器时序图0001000101101117.1.1二进制计数器1.二进制异步计数器1）二进241.二进制异步计数器1）二进制异步加计数器Q2D2Q1D1Q0D0Q2Q1Q0CP计数脉冲三位二进制异步加法计数器000——001——010111011110——101——1001.二进制异步计数器1）二进制异步加计数器Q2D2Q1D251.二进制异步计数器1）二进制异步加计数器2）二进制异步减计数器Q2D2Q1D1Q0D0Q2Q1Q0CP计数脉冲三位二进制异步减法计数器111——110——101000100001——010——0111.二进制异步计数器1）二进制异步加计数器2）二进制异步26优点：电路简单、可靠缺点：速度慢Q2D2Q1D1Q0D0Q2Q1Q0CP计数脉冲三位二进制异步加法计数器Q2D2Q1D1Q0D0Q2Q1Q0CP计数脉冲三位二进制异步减法计数器优点：电路简单、可靠缺点：速度慢Q2D2Q1D1Q0D0Q2272.二进制同步计数器应翻转的触发器同时翻转，没有延迟时间的积累。在同步计数器中，各个触发器都受同一时钟脉冲-----输入计数脉冲的控制，因此它们状态的更新几乎是同时的，故称为同步计数器。2.二进制同步计数器应翻转的触发器同时翻转，没有延迟时间28驱动方程：

状态方程：

驱动方程：状态方程：29同步4位二进制加法计数器

状态方程：

Q0：来一个CP，它就翻转一次；Q1：当Q0＝1时，它可翻转一次；Q2：只有当Q1Q0＝11时，它才能翻转一次。Q3：只有当Q2Q1Q0＝111时，它才能翻转一次。Z：只有当Q3Q2Q1Q0＝1111时，Z=1同步4位二进制加法计数器状态方程：Q0：来一个CP，它30功能表状态图

状态方程：

功能表状态图状态方程：31同步4位二进制加法计数器

状态图

Q3Q2Q1Q0Z同步4位二进制加法计数器状态图Q3Q2Q1Q0Z32二进制计数器是指M=2i的计数器，JK触发器组成的4位二进制加法计数器，其模值M=24=16，也称为十六进制计数器。

二进制计数器是指M=2i的计数器，JK334位二进制计数器状态图4位二进制计数器状态图344位二进制计数器时序图4位二进制计数器时序图35CPQ0Q1Q2计数器----分频器f01/2f01/4f01/8f0几进制=几分频计数器的应用计数译码显示88计数脉冲CPQ0Q1Q2计数器----分频器f01/2f01/4f0362.二进制同步计数器同步二进制加法计数器同步二进制减法计数器同步二进制可逆计数器7.1计数器7.1.1二进制计数器1.二进制异步计数器7.1.2非二进制计数器2.二进制同步计数器同步二进制加法计数器同步二进制减法计377.1.2非二进制计数器同步十进制计数器7.1.2非二进制计数器同步十进制计数器38同步十进制计数器激励方程：

J0=K0=1，K1=Q0n，J2=K2=Q1nQ0n，J3=Q2nQ1nQ0n，K3=Q0n

状态方程：

同步十进制计数器激励方程：J0=K0=1，状态方程：39同步十进制计数器状态方程：

状态表

同步十进制计数器状态方程：状态表40同步十进制计数器时序图

00001000010011001001同步十进制计数器时序图01011416个状态1010-1111：

禁用状态；

偏离状态。

偏离状态转移表：

状态转移图：

6个状态1010-1111：禁用状态；偏离状态。偏离状42选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。7.1.2十进制计数器1、十进制同步计数器状态图输出方程：时钟方程：十进制同步加法计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、F43状态方程状态方程44电路图比较，得驱动方程：将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。电路图比较，得驱动方程：将无效状态1010～1111分别代入45十进制同步减法计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：时钟方程：十进制同步减法计数器选用4个CP下降沿触发的JK触发器，分别46状态方程次态卡诺图状态方程次态卡诺图47比较，得驱动方程：将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。电路图比较，得驱动方程：将无效状态1010～1111分别代入状态方48十进制同步可逆计数器集成十进制同步计数器集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。十进制同步可逆计数器集成十进制同步计数器集成十进制同步加法计49选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2、FF3表示。2、十进制异步计数器状态图输出方程：十进制异步加法计数器选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF50时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择51状态方程状态方程52比较，得驱动方程：电路图将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。比较，得驱动方程：电路图将无效状态1010～1111分别代入53十进制异步减法计数器选用4个CP上升沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：十进制异步减法计数器选用4个CP上升沿触发的JK触发器，分别54时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择55状态方程状态方程56比较，得驱动方程：电路图将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。比较，得驱动方程：电路图将无效状态1010～1111分别代入57第七章常用时序逻辑功能器件§7.1计数器一、二进制计数器：1.二进制异步计数器：1）二进制异步加计数器：a）模（M）：一次循环所包含的状态数称为计数器的模b）分析下图：第七章常用时序逻辑功能器件58常用时序逻辑功能器件课件59常用时序逻辑功能器件课件60常用时序逻辑功能器件课件612）二进制异步减计数器2）二进制异步减计数器62常用时序逻辑功能器件课件63结论：1）n位二进制异步计数器有n个触发器；2）高位触发器的状态翻转必须在低1位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现。结论：642.二进制同步计数器：1）目的：提高计数速度2）特点：计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。3）二进制同步加计数器：分析原理2.二进制同步计数器：65常用时序逻辑功能器件课件66常用时序逻辑功能器件课件67常用时序逻辑功能器件课件684）二进制同步可逆计数器：a)可逆计数器：同时兼有加和减两种计数功能的计数器。4）二进制同步可逆计数器：69二、非二进制计数器：1.最常用的非二进制计数器：十进制计数器，其他进制的计数器被称为任意进制计数器。2.分类：3.例：用D触发器设计一个8421码十进制同步加计数器。二、非二进制计数器：70常用时序逻辑功能器件课件71常用时序逻辑功能器件课件72常用时序逻辑功能器件课件73集成十进制异步计数器74LS90集成十进制异步计数器74LS907474161 4位二进制加法计数器74191 单时钟4位二进制可逆计数器74193 双时钟4位二进制可逆十进制加法计数器74161：4位二进制同步加计数器CP：脉冲输入端Q3、Q2、Q1、Q0：输出LD：置数端RD：复位端EP、ET：使能端RCO：进位输出端74LS90

二、五、十进制异步计数器74161 4位二进制加法计数器74161：4位二进制同步加751、用复位法组成N进制计数器

例:用复位法将74LS161组成十二进制计数器。

用集成计数器构成任意进制计数器1、用复位法组成N进制计数器例:用复位法将74LS161组76例:用复位法将CT74LS161组成十二进制计数器。

虚状态例:用复位法将CT74LS161组成十二进制计数器。虚状态772、用反馈置数法组成N进制计数器

例:用反馈置数法将74LS161组成十二进制计数器（1）。

2、用反馈置数法组成N进制计数器例:用反馈置数法将74LS78例:用反馈置数法将74LS161组成十二进制计数器(2)。

0100---0100---0110---0111---1000111110011110---1101---1100---1011---1010例:用反馈置数法将74LS161组成十二进制计数器(2)。791.用复位法将74161接成十一进制计数器2.用复位法将74161接成十四进制计数器思考题：1.用复位法将74161接成十一进制计数器2.用复位法将80N进制计数器1、用同步清零端或置数端归零构成N进置计数器2、用异步清零端或置数端归零构成N进置计数器（1）写出状态SN-1的二进制代码。（2）求归零逻辑，求同步清零端或置数控制端信号的表达式。（3）画连线图。（1）写出状态SN的二进制代码。（2）求归零逻辑，求异步清零端或置数控制端信号的表达式。（3）画连线图。利用集成计数器的清零端和置数端实现归零，构成按自然态序计数的N进制计数器的方法。在集成计数器中，清零、置数均采用同步方式的有74LS163；清零、置数均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。N进制计数器1、用同步清零端或置数端归零构成N进置计数器2、81用74LS163来构成一个十二进制计数器。（1）写出状态SN-1的二进制代码。（3）画连线图。SN-1＝S12-1＝S11＝1011（2）求归零逻辑。例D0～D3可随意处理D0～D3必须都接0清零、置数均采用同步方式用74LS163来构成一个十二进制计数器。（3）画连线图。S82用74LS197来构成一个十二进制计数器。（1）写出状态SN的二进制代码。（3）画连线图。SN＝S12＝1100（2）求归零逻辑。例D0～D3可随意处理D0～D3必须都接0清零、置数均采用异步方式用74LS197来构成一个十二进制计数器。（3）画连线图。S83用74LS161来构成一个十二进制计数器。SN＝S12＝1100例D0～D3可随意处理D0～D3必须都接0SN-1＝S11＝1011用74LS161来构成一个十二进制计数器。SN＝S12＝11843、提高归零可靠性的方法3、提高归零可靠性的方法85常用时序逻辑功能器件课件86计数器容量的扩展异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。100进制计数器计数器容量的扩展异步计数器一般没有专门的进位信号输出端，通常8760进制计数器64进制计数器60进制计数器64进制计数器88同步计数器有进位或借位输出端，选择进位或借位输出来驱动下一级计数器。同步计数器级联的方式有两种，采用串行进位方式，即异步方式，是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，其速度较慢。另一种采用并行进位方式，即同步方式，把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。12位二进制计数器（慢速计数方式）同步计数器有进位或借位输出端，选择进位或借位输出来驱动下一级8912位二进制计数器（快速计数方式）在此种方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即接收进位信号进行计数，不需要经历片1的传输延迟，所以工作速度较高。这种方式的工作速度与计数器的位数无关。12位二进制计数器（快速计数方式）在此种方式中，只要片1的各90本节小结：计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成N进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。本节小结：计数器是一种应用十分广泛的时序电路，除用于计数917 常用时序逻辑功能器件7.1计数器7.2寄存器和移位寄存器7.2.1寄存器作用：存储代码或数据的逻辑部件。组成：n位寄存器用n个触发器组成。101110117 常用时序逻辑功能器件7.1计数器7.2寄92在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存93时钟脉冲CP

：存数指令或存数命令。

上升沿，触发器存入各自数据输入端D的数据；低电平、高电平、下降沿，各触发器保持各自的数据不变。时钟脉冲CP：存数指令或存数命令。上升沿，触发器存入各自941、单拍工作方式基本寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有：1、单拍工作方式基本寄存器无论寄存器中原来的内容是什么，只要952、双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CP上升沿送数。即有：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。2、双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即967.2寄存器和移位寄存器7.2.1寄存器7.2.2移位寄存器：具有移位功能的寄存器。1.移位寄存器的工作原理所谓“移位”，就是将寄存器所存各位数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器

和双向移位寄存器三种：寄存器左移(a)寄存器右移(b)寄存器双向移位(c)7.2寄存器和移位寄存器7.2.1寄存器7.2.977.2寄存器和移位寄存器7.2.1寄存器7.2.2移位寄存器：具有移位功能的寄存器。1.移位寄存器的工作原理终端终端串行通讯串入－并出并入－串出7.2寄存器和移位寄存器7.2.1寄存器7.2.98根据移位数据的输入－输出方式，又可将它分为四种电路结构：FFFFFFFFFFFFFFFF串入－串出串入－并出串入串出串入并出串行输入－串行输出、串行输入－并行输出根据移位数据的输入－输出方式，又可将它分为四种电路结99并行输入－串行输出并行输入－并行输出：FFFFFFFFFFFFFFFF并入－串出并入－并出串出并入并入并出并行输入－串行输出FFFFFFFFFFFFFFFF并入－串出1001.移位寄存器的工作原理4位串入并出右移寄存器

Q3n+1=D，Q2n+1=Q3n，Q1n+1

=Q2n，Q0n+1=Q1n。假设输入串行码为4位二进制数1011；

输入方式为低位在先，也就是按1，1，0，1的顺序依次输入。

经过4个CP脉冲，各触发器的状态为Q3Q2Q1Q0=1011。

1.移位寄存器的工作原理4位串入并出右移寄存器Q3n+1011.移位寄存器的工作原理4位串入并出右移寄存器

Q3n+1=D，Q2n+1=Q3n，Q1n+1

=Q2n，Q0n+1=Q1n。1.移位寄存器的工作原理4位串入并出右移寄存器Q3n+102移位寄存器1、单向移位寄存器并行输出4位右移移位寄存器时钟方程：驱动方程：状态方程：移位寄存器1、单向移位寄存器并行输出4位右移时钟方程：驱动方103常用时序逻辑功能器件课件104并行输出4位左移移位寄存器时钟方程：驱动方程：状态方程：并行输出4位左移时钟方程：驱动方程：状态方程：105常用时序逻辑功能器件课件106单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0～Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。单向移位寄存器具有以下主要特点：1072、双向移位寄存器M=0时右移M=1时左移2、双向移位寄存器M=0时右移M=1时左移1083、集成双向移位寄存器74LS1943、集成双向移位寄存器74LS1941097.2.3寄存器的应用1、环形计数器结构特点即将FFn-1的输出Qn-1接到FF0的输入端D0。工作原理根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。7.2.3寄存器的应用1、环形计数器结构特点即将FFn110能自启动的4位环形计数器状态图能自启动的4位环形计数器状态图111由74LS194构成的能自启动的4位环形计数器时序图由74LS194构成的能自启动的4位环形计数器时序图1127.2.2移位寄存器1.移位寄存器的工作原理2.双向移位寄存器3.集成移位寄存器74194控制信号完成的功能S1S000保持01右移10左移11并行输入7.2.2移位寄存器1.移位寄存器的工作原理2.1131.存储二进制信息(数据或指),一个触发器存储一位二进制数；注意移位寄存器:2.数据的传递:左移、右移、双向,串入--串出,串入--并出,并入--并出,并入--串出。3.数据的运算：0110左移右移011000011（6）22（3）（12）1.存储二进制信息(数据或指),一个触发器存储一位二进制1142、扭环形计数器结构特点状态图即将FFn-1的输出Qn-1接到FF0的输入端D0。2、扭环形计数器结构特点状态图即将FFn-1的输出Qn-1接115能自启动的4位扭环形计数器能自启动的4位扭环形计数器116本节小结：寄存器是用来存放二进制数据或代码的电路，是一种基本时序电路。任何现代数字系统都必须把需要处理的数据和代码先寄存起来，以便随时取用。寄存器分为基本寄存器和移位寄存器两大类。基本寄存器的数据只能并行输入、并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出，串行输入、串行输出，并行输入、串行输出，串行输入、并行输出。寄存器的应用很广，特别是移位寄存器，不仅可将串行数码转换成并行数码，或将并行数码转换成串行数码，还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路。本节小结：寄存器是用来存放二进制数据或代码的电路，是一种1177.3.1计数器型顺序脉冲发生器在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。前面介绍过的环形计数器的输出就是顺序脉冲，故可不加译码电路即可直接作为顺序脉冲发生器。7.3.1计数器型顺序脉冲发生器在数字电路中，能按一118时序图译码器电路图计数器时序图译码器电路图计数器119用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器。用集成计数器74LS163和集成3线-8线译码器74LS131207.3.2移位型顺序脉冲发生器移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成。其中环形计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为顺序脉冲发生器。7.3.2移位型顺序脉冲发生器移位型顺序脉冲发生器121时序图时序图122在数控装置和数字计算机中，往往需要机器按照人们事先规定的顺序进行运算或操作，这就要求机器的控制部分不仅能正确地发出各种控制信号，而且要求这些控制信号在时间上有一定的先后顺序。通常采取的方法是，用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲，以控制系统各部分协调地工作。顺序脉冲发生器分计数型和移位型两类。计数型顺序脉冲发生器状态利用率高，但由于每次CP信号到来时，可能有两个或两个以上的触发器翻转，因此会产生竞争冒险，需要采取措施消除。移位型顺序脉冲发生器没有竞争冒险问题，但状态利用率低。本节小结：在数控装置和数字计算机中，往往需要机器按照人们事先规定的顺123第七章

常用时序逻辑功能器件第七章

常用时序逻辑功能器件124在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二1257.1.1二进制计数器1、二进制同步计数器3位二进制同步加法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：7.1.1二进制计数器1、二进制同步计数器3位二进制同126时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在127电路图由于没有无效状态，电路能自启动。推广到n位二进制同步加法计数器驱动方程输出方程电路图由于没有无效状态，电路能自启动。推广到n位二进制同步加1283位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：3位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，129时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在130电路图由于没有无效状态，电路能自启动。推广到n位二进制同步减法计数器驱动方程输出方程电路图由于没有无效状态，电路能自启动。推广到n位二进制同步减1313位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程3位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D132电路图电路图1334位集成二进制同步加法计数器74LS161/163①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。4位集成二进制同步加法计数器74LS161/163①CR=0134双4位集成二进制同步加法计数器CC4520①CR=1时，异步清零。②CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。③CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。双4位集成二进制同步加法计数器CC4520①CR=1时，异步1354位集成二进制同步可逆计数器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。4位集成二进制同步可逆计数器74LS191U/D是加减计数控1364位集成二进制同步可逆计数器74LS193CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。4位集成二进制同步可逆计数器74LS193CR是异步清零端，1372、二进制异步计数器3位二进制异步加法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：2、二进制异步计数器3位二进制异步加法计数器状态图选用3个C138时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q1393个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。驱动方程：电路图3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下1403位二进制异步减法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：3位二进制异步减法计数器状态图选用3个CP下降沿触发的JK触141时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q1423个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。驱动方程：电路图3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下143二进制异步计数器级间连接规律二进制异步计数器级间连接规律1444位集成二进制异步加法计数器74LS197①CR=0时异步清零。②CR=1、CT/LD=0时异步置数。③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。4位集成二进制异步加法计数器74LS197①CR=0时异步清1457 常用时序逻辑功能器件引言计数器：统计时钟脉冲的个数寄存器：存储或传输二进制数据或信息7.1计数器计数脉冲触发方式同步计数器异步计数器计数制方式二进制计数器非二进制计数器计数过程中数值的增减分类

加法计数器减法计数器可逆计数器7 常用时序逻辑功能器件引言计数器：统计时钟脉冲的个数寄1467.1.1二进制计数器1.二进制异步计数器1）二进制异步加计数器Q2Q1Q0

010001010101010001010110

11100000101Q2D2Q1D1Q0D0Q2Q1Q0CP计数脉冲三位二进制异步加法计数器时序图0001000101101117.1.1二进制计数器1.二进制异步计数器1）二进1471.二进制异步计数器1）二进制异步加计数器Q2D2Q1D1Q0D0Q2Q1Q0CP计数脉冲三位二进制异步加法计数器000——001——010111011110——101——1001.二进制异步计数器1）二进制异步加计数器Q2D2Q1D1481.二进制异步计数器1）二进制异步加计数器2）二进制异步减计数器Q2D2Q1D1Q0D0Q2Q1Q0CP计数脉冲三位二进制异步减法计数器111——110——101000100001——010——0111.二进制异步计数器1）二进制异步加计数器2）二进制异步149优点：电路简单、可靠缺点：速度慢Q2D2Q1D1Q0D0Q2Q1Q0CP计数脉冲三位二进制异步加法计数器Q2D2Q1D1Q0D0Q2Q1Q0CP计数脉冲三位二进制异步减法计数器优点：电路简单、可靠缺点：速度慢Q2D2Q1D1Q0D0Q21502.二进制同步计数器应翻转的触发器同时翻转，没有延迟时间的积累。在同步计数器中，各个触发器都受同一时钟脉冲-----输入计数脉冲的控制，因此它们状态的更新几乎是同时的，故称为同步计数器。2.二进制同步计数器应翻转的触发器同时翻转，没有延迟时间151驱动方程：

状态方程：

驱动方程：状态方程：152同步4位二进制加法计数器

状态方程：

Q0：来一个CP，它就翻转一次；Q1：当Q0＝1时，它可翻转一次；Q2：只有当Q1Q0＝11时，它才能翻转一次。Q3：只有当Q2Q1Q0＝111时，它才能翻转一次。Z：只有当Q3Q2Q1Q0＝1111时，Z=1同步4位二进制加法计数器状态方程：Q0：来一个CP，它153功能表状态图

状态方程：

功能表状态图状态方程：154同步4位二进制加法计数器

状态图

Q3Q2Q1Q0Z同步4位二进制加法计数器状态图Q3Q2Q1Q0Z155二进制计数器是指M=2i的计数器，JK触发器组成的4位二进制加法计数器，其模值M=24=16，也称为十六进制计数器。

二进制计数器是指M=2i的计数器，JK1564位二进制计数器状态图4位二进制计数器状态图1574位二进制计数器时序图4位二进制计数器时序图158CPQ0Q1Q2计数器----分频器f01/2f01/4f01/8f0几进制=几分频计数器的应用计数译码显示88计数脉冲CPQ0Q1Q2计数器----分频器f01/2f01/4f01592.二进制同步计数器同步二进制加法计数器同步二进制减法计数器同步二进制可逆计数器7.1计数器7.1.1二进制计数器1.二进制异步计数器7.1.2非二进制计数器2.二进制同步计数器同步二进制加法计数器同步二进制减法计1607.1.2非二进制计数器同步十进制计数器7.1.2非二进制计数器同步十进制计数器161同步十进制计数器激励方程：

J0=K0=1，K1=Q0n，J2=K2=Q1nQ0n，J3=Q2nQ1nQ0n，K3=Q0n

状态方程：

同步十进制计数器激励方程：J0=K0=1，状态方程：162同步十进制计数器状态方程：

状态表

同步十进制计数器状态方程：状态表163同步十进制计数器时序图

00001000010011001001同步十进制计数器时序图010111646个状态1010-1111：

禁用状态；

偏离状态。

偏离状态转移表：

状态转移图：

6个状态1010-1111：禁用状态；偏离状态。偏离状165选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。7.1.2十进制计数器1、十进制同步计数器状态图输出方程：时钟方程：十进制同步加法计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、F166状态方程状态方程167电路图比较，得驱动方程：将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。电路图比较，得驱动方程：将无效状态1010～1111分别代入168十进制同步减法计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：时钟方程：十进制同步减法计数器选用4个CP下降沿触发的JK触发器，分别169状态方程次态卡诺图状态方程次态卡诺图170比较，得驱动方程：将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。电路图比较，得驱动方程：将无效状态1010～1111分别代入状态方171十进制同步可逆计数器集成十进制同步计数器集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。十进制同步可逆计数器集成十进制同步计数器集成十进制同步加法计172选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2、FF3表示。2、十进制异步计数器状态图输出方程：十进制异步加法计数器选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF173时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择174状态方程状态方程175比较，得驱动方程：电路图将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。比较，得驱动方程：电路图将无效状态1010～1111分别代入176十进制异步减法计数器选用4个CP上升沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：十进制异步减法计数器选用4个CP上升沿触发的JK触发器，分别177时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择178状态方程状态方程179比较，得驱动方程：电路图将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。比较，得驱动方程：电路图将无效状态1010～1111分别代入180第七章常用时序逻辑功能器件§7.1计数器一、二进制计数器：1.二进制异步计数器：1）二进制异步加计数器：a）模（M）：一次循环所包含的状态数称为计数器的模b）分析下图：第七章常用时序逻辑功能器件181常用时序逻辑功能器件课件182常用时序逻辑功能器件课件183常用时序逻辑功能器件课件1842）二进制异步减计数器2）二进制异步减计数器185常用时序逻辑功能器件课件186结论：1）n位二进制异步计数器有n个触发器；2）高位触发器的状态翻转必须在低1位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现。结论：1872.二进制同步计数器：1）目的：提高计数速度2）特点：计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。3）二进制同步加计数器：分析原理2.二进制同步计数器：188常用时序逻辑功能器件课件189常用时序逻辑功能器件课件190常用时序逻辑功能器件课件1914）二进制同步可逆计数器：a)可逆计数器：同时兼有加和减两种计数功能的计数器。4）二进制同步可逆计数器：192二、非二进制计数器：1.最常用的非二进制计数器：十进制计数器，其他进制的计数器被称为任意进制计数器。2.分类：3.例：用D触发器设计一个8421码十进制同步加计数器。二、非二进制计数器：193常用时序逻辑功能器件课件194常用时序逻辑功能器件课件195常用时序逻辑功能器件课件196集成十进制异步计数器74LS90集成十进制异步计数器74LS9019774161 4位二进制加法计数器74191 单时钟4位二进制可逆计数器74193 双时钟4位二进制可逆十进制加法计数器74161：4位二进制同步加计数器CP：脉冲输入端Q3、Q2、Q1、Q0：输出LD：置数端RD：复位端EP、ET：使能端RCO：进位输出端74LS90

二、五、十进制异步计数器74161 4位二进制加法计数器74161：4位二进制同步加1981、用复位法组成N进制计数器

例:用复位法将74LS161组成十二进制计数器。

用集成计数器构成任意进制计数器1、用复位法组成N进制计数器例:用复位法将74LS161组199例:用复位法将CT74LS161组成十二进制计数器。

虚状态例:用复位法将CT74LS161组成十二进制计数器。虚状态2002、用反馈置数法组成N进制计数器

例:用反馈置数法将74LS161组成十二进制计数器（1）。

2、用反馈置数法组成N进制计数器例:用反馈置数法将74LS201例:用反馈置数法将74LS161组成十二进制计数器(2)。

0100---0100---0110---0111---1000111110011110---1101---1100---1011---1010例:用反馈置数法将74LS161组成十二进制计数器(2)。2021.用复位法将74161接成十一进制计数器2.用复位法将74161接成十四进制计数器思考题：1.用复位法将74161接成十一进制计数器2.用复位法将203N进制计数器1、用同步清零端或置数端归零构成N进置计数器2、用异步清零端或置数端归零构成N进置计数器（1）写出状态SN-1的二进制代码。（2）求归零逻辑，求同步清零端或置数控制端信号的表达式。（3）画连线图。（1）写出状态SN的二进制代码。（2）求归零逻辑，求异步清零端或置数控制端信号的表达式。（3）画连线图。利用集成计数器的清零端和置数端实现归零，构成按自然态序计数的N进制计数器的方法。在集成计数器中，清零、置数均采用同步方式的有74LS163；清零、置数均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。N进制计数器1、用同步清零端或置数端归零构成N进置计数器2、204用74LS163来构成一个十二进制计数器。（1）写出状态SN-1的二进制代码。（3）画连线图。SN-1＝S12-1＝S11＝1011（2）求归零逻辑。例D0～D3可随意处理D0～D3必须都接0清零、置数均采用同步方式用74LS163来构成一个十二进制计数器。（3）画连线图。S205用74LS197来构成一个十二进制计数器。（1）写出状态SN的二进制代码。（3）画连线图。SN＝S12＝1100（2）求归零逻辑。例D0～D3可随意处理D0～D3必须都接0清零、置数均采用异步方式用74LS197来构成一个十二进制计数器。（3）画连线图。S206用74LS161来构成一个十二进制计数器。SN＝S12＝1100例D0～D3可随意处理D0～D3必须都接0SN-1＝S11＝1011用74LS161来构成一个十二进制计数器。SN＝S12＝112073、提高归零可靠性的方法3、提高归零可靠性的方法208常用时序逻辑功能器件课件209计数器容量的扩展异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。100进制计数器计数器容量的扩展异步计数器一般没有专门的进位信号输出端，通常21060进制计数器64进制计数器60进制计数器64进制计数器211同步计数器有进位或借位输出端，选择进位或借位输出来驱动下一级计数器。同步计数器级联的方式有两种，采用串行进位方式，即异步方式，是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，其速度较慢。另一种采用并行进位方式，即同步方式，把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。12位二进制计数器（慢速计数方式）同步计数器有进位或借位输出端，选择进位或借位输出来驱动下一级21212位二进制计数器（快速计数方式）在此种方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即接收进位信号进行计数，不需要经历片1的传输延迟，所以工作速度较高。这种方式的工作速度与计数器的位数无关。12位二进制计数器（快速计数方式）在此种方式中，只要片1的各213本节小结：计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成N进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。本节小结：计数器是一种应用十分广泛的时序电路，除用于计数2147 常用时序逻辑功能器件7.1计数器7.2寄存器和移位寄存器7.2.1寄存器作用：存储代码或数据的逻辑部件。组成：n位寄存器用n个触发器组成。101110117 常用时序逻辑功能器件7.1计数器7.2寄215在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存216时钟脉冲CP

：存数指令或存数命令。

上升沿，触发器存入各自数据输入端D的数据；低电平、高电平、下降沿，各触发器保持各自的数据不变。时钟脉冲CP：存数指令或存数命令。上升沿，触发器存入各自2171、单拍工作方式基本寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有：1、单拍工作方式基本寄存器无论寄存器中原来的内容是什么，只要2182、双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CP上升沿送数。即有：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。2、双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即2197.2寄存器和移位寄存器7.2.1寄存器7.2.2移位寄存器：具有移位功能的寄存器。1.移位寄存器的工作原理所谓“移位”，就是将寄存器所存各位数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器

和双向移位寄存器三种：寄存器左移(a)寄存器右移(b)寄存器双向移位(c)7.2寄存器和移位寄存器7.2.1寄存器7.2.2207.2寄存器和移位寄存器7.2.1寄存器7.2.2移位寄存器：具有移位功能的寄存器。1.移位寄存器的工作原理终端终端串行通讯串入－并出并入－串出7.2寄存器和移位寄存器7.2.1寄存器7.2.221根据移位数据的输入－输出方式，又可将它分为四种电路结构：FFFFFFFFFFFFFFFF串入－串出串入－并出串入串出串入并出串行输入－串行输出、串行输入－并行输出根据移位数据的输入－输出方式，又可将它分为四种电路结222并行输入－串行输出并行输入－并行输出：FFFFFFFFFFFFFFFF并入－串出并入－并出串出并入并入并出并行输入－串行输出