大数电-5.2加法器结构第五章数字集成电路基本模块_第1页
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11第五章数字集成电路基本模5.2加法PAGEPAGE8DATAPATH运算CONTROLMEMORYINPUT-DATAPATH运算CONTROLMEMORYINPUT-OUTPUT控制器、运算器、器、输入输出接运算器：也称为算术逻辑单元（ALU），负责指令执运算器由加法器、移位器、逻辑模块等组成，加法器运算器的 电路CPU组寄存器-寄存器指R=A+B，R=A-B，R=A⊕B。。Load，store指二进制加加法器结构设加法器电路设二进制加两个n位二 制数据与进生1个n位的

法和与一个位输出信

S=A

Ci=ABCi

+ABCi+ABCi

+ABCCo

AB

BCi

+ACi全加器:一位加法ABCS00000001ABCS0000000110010100110110010101011100111111

AB

PAGEPAGE9

SA

B确定逻辑结

AB

S(ABC)CO

CO2828Transistors，多个串联PAGE10资源复用全加器：直接实

S(ABC)CO

COCiABCiABABABBAXCiABBABAB A全加器逻辑对称

SABCoAB

ABABCS0000000110010100110110010101011100111111逻辑对称—镜像结

DD AA

镜像结构全加

S(ABC)CO（mirror

CO

AA

BPMOS网络进行逻辑变形，减串联器件数全加器：无逻辑复

SA

B

AB

40个晶体28管全加利用资源复用减少了晶体管数利用逻辑变形减少串联PMOS数用传输门实现全加AS(AB)C(AACO(AB)CAB 全加

多位二进制加法

法和与一个位输出信

S=A

Ci=ABCi

+ABCi+ABCi

+ABCCo

AB

BCi

+ACi利用中间变量表示加法运这些中间变量只与加数/被加数A,B有关，而与进位无GenerateGenerate(G)=Propagate(P)=AT=DeleteA 二进制加加法器结加法器电路设行波进位加法器问题:要等待低位产生进Ripple-Carry

(

情况关键路径延迟与N成线性关td=tadder=(N-1)tcarry+加法运算的速度主要由进位传递的速度决A64-bit利用64个全加器实现的波进位加法器减能–根据控制信优点:结构简单，面积缺点:速度(O(Nforbits)，假信号

1-1-....开关活动因子：假信开关活动因子大于加法器中的进Ci

Gi

Ai

Generate(G)=Propagate(P)=行波进位加法器-串行进位

加法器中的进直接产生组进位输出。C0

Cin=

CinGG

10 GGCarry-Lookaheadciaibici

aibici

pici

gi1

gi1

pi1(gi

pici1gi1

pi1gi

pi1ci

gi

pi2cigi

pi2(gi

pi

pici1gi

pi2gi

pi2pi

pi2pi1piciCarry-Lookahead计算p,g信号模计算p,g信号模 pi3pi2pi1Gjgi3pi3gi2pi3pi2gi1pi3pi2

ai+

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