VHDLl(硬件描述语言)：第8章 基本逻辑电路设计

第八章

基本逻辑电路设计定义：任一时刻的输出仅仅取决于当时的输入，与电路原来的状态无关，这样的数字电路叫做组合逻辑电路。常用组合逻辑电路有以下几种：

8.1组合逻辑电路设计1、各种基本门电路（与门、或门、非门、异或门…）2、多选器（二选一、四选一、八选一、…)3、编码器4、译码器5、奇偶校验器6、三态门7、缓冲器3-8译码器设计G1、G2A、G2B是3个选通输入端，只有在G1=1,G2A=0,G2B=0时，译码器正常译码，否则Y0-Y7均为高电平。

输入输出G1

G2A

G2B

A2

A1

A0

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

×1××××11111111××1×××111111110×××××1111111110000001111111100001101111111000101101111110001111101111100100111101111001011111101110011011111101100111111111103线—8线译码器74138真值表

按数据流描述方式编写的3线—8线译码器74138LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecoder138ISPORT(G1,G2A,G2B:INSTD_LOGIC;A:INSTD_LOGIC_VECTOR(2DOWNTO0);Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecoder138;ARCHITECTUREdataflowOFdecoder138ISBEGINPROCESS(G1,G2A,G2B,A)BEGINIF(G1='1'ANDG2A='0'ANDG2B='0')THEN

CASEAISWHEN"000"=>Y<="11111110";WHEN"001"=>Y<="11111101";WHEN"010"=>Y<="11111011";WHEN"011"=>Y<="11110111";WHEN"100"=>Y<="11101111";WHEN"101"=>Y<="11011111";WHEN"110"=>Y<="10111111";WHENOTHERS=>Y<="01111111";ENDCASE;ELSEY<="11111111";ENDIF;ENDPROCESS;ENDdataflow;2编码器

用一组二进制代码按一定规则表示给定字母、数字、符号等信息的方法称为编码，能够实现这种编码功能的逻辑电路称为编码器。

输入输出I0

I1

I2

I3I4

I5I6I7

A2

A1

A0

10000000000010000000010010000001000010000011000010001000000010010100000010110000000011118线—3线编码器真值表

例：采用数据流描述方式的8线—3线编码器VHDL源代码（依据真值表）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcoder83_v2ISPORT(I:INSTD_LOGIC_VECTOR(7DOWNTO0);A:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDcoder83_v2;ARCHITECTUREdataflowOFcoder83_v2ISBEGINPROCESS(I)BEGINCASEIISWHEN"10000000"=>A<="111";WHEN"01000000"=>A<="110";WHEN"00100000"=>A<="101";WHEN"00010000"=>A<="100";WHEN"00001000"=>A<="011";WHEN"00000100"=>A<="010";WHEN"00000010"=>A<="001";WHENOTHERS=>A<="000";ENDCASE;ENDPROCESS;ENDdataflow;优先编码器优先编码器常用于中断的优先控制。当其某一个输入有效时，就可以输出一个对应的3位二进制码。另外，当同时有几个输入有效时，将输出优先级最高的那个输入所对应的二进制码。低电平有效input（0）优先级最高，input(1)优先级次之，如此类推，input(7)优先级最低LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYpriorityencoderISPORT(input:INSTD_LOGIC_VECTOR(7DOWNTO0);y:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDpriorityencoder;ARCHITECTURErtlOFpriorityencoderIS

BEGINPROCESS(input)BEGINIF(input(0)=‘0’)THENy<=“111”;ELSIF(input(1)=‘0’)THEN

y<=“110”;按行为数据流方式编写优先编码器的VHDL源代码如下：利用if多选择语句自顶向下的优先特性

ELSIF(input(2)=‘0’)THEN

y<=“101”;

ELSIF(input(3)=‘0’)THEN

y<=“100”;

ELSIF(input(4)=‘0’)THEN

y<=“011”;

ELSIF(input(5)=‘0’)THEN

y<=“010”;

ELSIF(input(6)=‘0’)THEN

y<=“001”;ELSE

y<=“000”;ENDIF;ENDPROCESS;ENDrtl;利用IF多选择语句，自顶向下的优先特性。input（0）优先级最高，input(1)优先级次之，如此类推，input(7)优先级最低3选择器在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关。

8选1数据选择器设计YbD7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010XXX1A0A1A2GY地址选择使能输出输入741518选1数据选择器真值表

参考74151的真值表，采用IF语句结构编写的VHDL描述：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux8ISPORT(A:INSTD_LOGIC_VECTOR(2DOWNTO0);D0,D1,D2,D3,D4,D5,D6,D7:INSTD_LOGIC;G:INSTD_LOGIC;Y:OUTSTD_LOGIC;YB:OUTSTD_LOGIC);ENDmux8;ARCHITECTUREdataflowOFmux8ISBEGINPROCESS(A,D0,D1,D2,D3,D4,D5,D6,D7,G)用IF语句设计8选1选择器BEGINIF(G='1')THENY<='0';YB<='1';ELSIF(A="000")THENY<=D0;YB<=NOTD0;

ELSIF(A="001")THENY<=D1;YB<=NOTD1; ELSIF(A="010")THENY<=D2;YB<=NOTD2;

ELSIF(A="011")THENY<=D3;YB<=NOTD3;用IF语句设计8选1选择器（续）多选择控制的IF语句格式：

IF

条件

THEN

顺序处理语句；

ELSIF

条件

THEN

顺序处理语句；

┄

ELSIF

条件

THEN

顺序处理语句；

ELSE

顺序处理语句；

END

IF;

ELSIF(A="100")THENY<=D4;YB<=NOTD4;ELSIF(A="101")THENY<=D5;YB<=NOTD5;ELSIF(A="110")THENY<=D6;YB<=NOTD6;ELSEY<=D7;YB<=NOTD7;ENDIF;ENDPROCESS;ENDdataflow;用IF语句设计8选1选择器（续）

参考74151的真值表，采用CASE语句结构编写的VHDLLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux8ISPORT(A2,A1,A0:INSTD_LOGIC;D0,D1,D2,D3,D4,D5,D6,D7:INSTD_LOGIC;G:INSTD_LOGIC;Y:OUTSTD_LOGIC;YB:OUTSTD_LOGIC);ENDmux8;ARCHITECTUREdataflowOFmux8ISSIGNALcomb:STD_LOGIC_VECTOR(3DOWNTO0);BEGINcomb<=G&A2&A1&A0;用CASE语句设计8选1选择器并置运算符“&”用于位的连接，构成了四位长度位矢量PROCESS(comb,D0,D1,D2,D3,D4,D5,D6,D7,G)BEGINCASEcombISWHEN"0000"=>Y<=D0;YB<=NOTD0;WHEN"0001"=>Y<=D1;YB<=NOTD1;

WHEN"0010"=>Y<=D2; YB<=NOTD2;WHEN"0011"=>Y<=D3; YB<=NOTD3; WHEN"0100"=>Y<=D4; YB<=NOTD4;WHEN"0101"=>Y<=D5; YB<=NOTD5;用CASE语句设计8选1选择器（续）Case语句使用注意：

1）分支条件的值必须在表达式的取值范围内。

2）两个分支条件不能重叠。

3）CASE语句执行时必须选中，且只能选中一个分支条件。

4）如果没有others分支条件存在，则分支条件必须覆盖表达式所有可能的值。

WHEN"0110"=>Y<=D6; YB<=NOTD6;WHEN"0111"=>Y<=D7; YB<=NOTD7;WHENOTHERS=>Y<='0'; YB<='1';ENDCASE;ENDPROCESS;ENDdataflow;用CASE语句设计8选1选择器（续）

其中:A和B是两个相加的8位二进制数;Cin是低位进位位;S是A、B相加之和;Co是A、B相加之后的进位位。8.1.3

加法器

加法器是数字电路中的基本运算单元，下例是直接利用VHDL运算符“+”实现加法运算的8位加法器源代码。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYadder8ISPORT(A:INSTD_LOGIC_VECTOR(7DOWNTO0);B:INSTD_LOGIC_VECTOR(7DOWNTO0);Cin:INSTD_LOGIC;Co:OUTSTD_LOGIC;S:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDadder8;声明了IEEE库中的包集合STD_LOGIC_UNSIGNED，才能对STD_LOGIC_VECTOR类型数据进行加减运算ARCHITECTUREbehaveOFadder8ISSIGNALSint:STD_LOGIC_VECTOR(8DOWNTO0);SIGNALAA,BB:STD_LOGIC_VECTOR(8DOWNTO0);BEGINAA<='0'&A(7DOWNTO0);BB<='0'&B(7DOWNTO0);Sint<=AA+BB+Cin;S(7DOWNTO0)<=Sint(7DOWNTO0);Co<=Sint(8);ENDbehave;将8位加数矢量扩展为9位，为进位提供空间1、设计6-3编码器，要求：（1）实验板上的6个按钮对应6路输入，对每路输入进行编码，该码通过1个数码管显示出来。如：第2个按钮按下，数码管应显示“2”。

（2）分别用case语句和if语句实现（3）在quartusII上编程调试，用实验板测试上交形式：word文档编排好程序（附调试结果照片，其中至少要有一张是有学生证摆在一起照的，要求能清晰分辨姓名、学号）。文档名为“姓名_学号”，上传到课程邮箱“其它*个文件夹”目录下的“2013_6-3编码器作业

”文件夹。组合逻辑作业时序逻辑电路定义：任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。

按照电路的工作方式，时序逻辑电路可分为同步时序逻辑电路(简称同步时序电路)和异步时序逻辑电路(简称异步时序电路)两种类型。

常见的时序逻辑电路有触发器、计数器、寄存器等。时序逻辑电路定义任何时序电路都是用时钟信号作为驱动信号的。时序电路只是在时钟信号的有效沿或电平到来时，其状态才发生变化。因此，时钟信号通常是描述时序电路的程序的执行条件。1）同步复位process(clock_signal)beginif(clock_edge_condition)then

if(reset_condition)thensignal_out<=reset_value;elsesignal_out<=signal_in;┇endif;endif;endprocess;同步复位：当复位信号有效且在给定的时钟边沿到来时，触发器才被复位。“同步”：与时钟信号同步。2)异步复位异步复位：用IF语句描述复位条件；在ELSE段描述时钟信号边沿的条件。PROCESS(reset_signal,clk_signal)BEGINIF(reset_condition)THENsignal_out<=reset_value;ELSIF(clk_eventANDclk_edge_condition)THENsignal_out<=signal_in;---

其它时序语句；

---“异步”：一旦复位信号有效，触发器就被复位，与时钟信号无关。进程中的IF语句一开始就判断清0条件，可见此时清0优先级高于时钟。异步复位D锁存器程序实例异步复位/置位D锁存器程序实例进程后跟括号内有三个敏感信号：时钟信号，复位信号和置位信号。通过进程中的IFTHENELSEIF语句可以看出：优先级，置位最高，复位次之，时钟最低。

PROCESS(clk,pset,clr)IS

BEGIN

IF(pset='0')THEN

q<='1';

ELSIF(clr='0')THEN

q<='0';

ELSIF(clk

'EVENTANDclk='1')THEN

q<=d;

ENDIF;

ENDPROCESS;进程后跟括号内只有一个敏感信号：时钟信号。通过进程中的IFTHENELSE语句可以看出：复位优先级最高。PROCESS(clk)

BEGIN

IF(clk

'EVENTANDclk='1')THEN

IF(clr='1')THEN

q<='0';

ELSE

q<=d;

ENDIF;

ENDIF;

ENDPROCESS;当复位信号有效（clr=‘1’)以后，只是在有效边沿来时才能进行复位操作。4）同步复位D锁存器8.2.4计数器在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。1、如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。常见的同步计数器有74160系列,74LS190系列，常见的异步计数器有74LS290系列。2、如果按照技术过程中数字增减分类，又可将计数器分为加法计数器和减法计数器，随时钟信号不断增减的为加法计数器，不断减少的为减法计数器。

同步计数器指在时钟脉冲（计数脉冲）的控制下，构成计数器的各触发器状态同时发生变化的计数器。1同步计数器(1)带允许端的十二进制计数器计数器由4个触发器构成，clr是清零，en是计数控制端，qa,qb,qc,qd为计数器的4位二进制值的输出端。带允许端的十二进制计数器用VHDL语言描述：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYcount12enIS

PORT(clk,clr,en:

INSTD_LOGIC;

qa,qb,qc,qd:

OUTSTD_LOGIC);

ENDENTITYcount12en;

ARCHITECTURErtlOFcount12enIS

SIGNALcount_4:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

qa<=count_4(0);

qb<=count_4(1);

qc<=count_4(2);

qd<=count_4(3);

PROCESS(clk,clr)IS

BEGIN

IF(clr='1')THEN

count_4<="0000";

ELSIF(clk

'EVENTANDclk='1')THEN

IF(en='1')THEN

IF(count_4="1011")THEN

count_4<="0000";

ELSE

count_4<=count_4+'1';

ENDIF;

ENDIF;

ENDIF;

ENDPROCESS;

ENDARCHITECTURErtl;异步复位1、用VHDL语言设计秒表，要求：（1）用实验板上的4个数码管分别显示秒和百分秒（0.01秒），其中两个数码管显示秒，另两个显示百分秒。“百分秒”部分每0.01秒加1，到99后，“秒”部分加1。（2）用一个按钮控制开始计时和停止计时，另一个按钮清零。（3）在quartusII上编程调试，用实验板测试上交形式：

（1）word文档编排好程序（附调试结果照片，其中至少要有一张是有学生证摆在一起照的，要求能清晰分辨姓名、学号）。文档名为“姓名_学号”，上传到课程邮箱“其它9个文件夹”目录下的“2013_秒表作业

”文件夹。时序电路作业有限状态机在数字电路系统中，是一种输出取决于过去输入部分和当前输入部分的时序逻辑电路。finite-statemachine,FSM，又称有限状态自动机，简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。DIN=‘0’下图示意了有限状态机的状态转移图。S0/0DIN=‘0’S3/1DIN=‘0’S1/0DIN=‘1’DIN=‘1’DIN=‘0’S2/1S/DOUTDIN=‘1’DIN=‘1’概述

有限状态机主要功能是用来实现一个数字电路设计中的控制部分，它与CPU的功能相似。状态机优于CPU的地方：1、CPU在实现控制功能的过程中，需要很多的操作指令步骤和硬件操作单元（如ALU）；而有限状态机中，控制状态存储在多个触发器中，表示状态转移和控制功能的代码存储在门级网络中。2、有限状态机逻辑通常十分适用于可编程逻辑器件。通过恰当的VHDL描述和EDA工具的综合，一般可以生成性能极优的有限状态机，使其在执行时间、运行速度和占用资源等方面优于由CPU实现的设计方案。有限状态机分为两类：Moore型----输出信号仅与当前状态有关Mealy型----输出信号不仅与当前状态有关，还与输入信号有关Moore状态机（例）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYmooreIS PORT( CLK,RD,DIN:INSTD_LOGIC; DOUT: OUTSTD_LOGIC );ENDMOORE;ARCHITECTUREexampleOFMOOREIS TYPES_MIS(S0,S1,S2,S3);

--定义枚举类型，4种状态 SIGNALC_S:S_M;--定义当前状态信号 SIGNALN_S:S_M;--定义次状态信号BEGIN PROCESS(CLK,RD)–状态寄存器进程，上升沿跳转 BEGIN --在每个上升沿将次态赋给当前状态 IFRD='0'THEN C_S<=S0; ELSIFCLK'EVENTANDCLK='1'THEN C_S<=N_S; ENDIF; ENDPROCESS;

--以下为组合逻辑进程，实现状态转移逻辑和输出逻辑 PROCESS(DIN,C_S) BEGIN CASEC_SIS WHENS0=> --状态S0 IFDIN='0'THENN_S<=S0;--DIN=’0’时,次状态为S0 ELSE N_S<=S1; --否则次状态为S1 ENDIF;

DOUT<=‘0’;--状态S0时输出’0’

WHENS1=> IFDIN='0'THENN_S<=S1;--DIN=’0’时,次状态为S1 ELSE N_S<=S2;--否则次状态为S2 ENDIF;

DOUT<='0';--状态S0时输出’0’输出与输入DIN无关 WHENS2=> IFDIN='0'THENN_S<=S2;--DIN=’0’时,次状态为S2 ELSE N_S<=S3;--否则次状态为S3 ENDIF;

DOUT<='1';--状态S2时输出’1’ WHENS3=> IFDIN='0'THENN_S<=S3;--DIN=’0’时,次状态为S3 ELSE N_S<=S0;--否则次状态为S3 ENDIF;

DOUT<='1';--状态S3时输出’1’ ENDCASE; ENDPROCESS;ENDexample;可见：Moore状态机的-输出信号仅与当前状态有关，与输入信号无关。Mealy状态机（例）LIBRARYIEEE;--USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;--USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYMEALYIS--实体声明

PORT( CLK:INSTD_LOGIC;--输入时钟信号

RD:INSTD_LOGIC;--异步复位信号

DIN:INSTD_LOGIC;--输入信号

DOUT:OUTSTD_LOGIC--输出信号

);ENDMEALY;ARCHITECTUREexampleOFMEALYIS--结构体声明

TYPES_MIS(S0,S1,S2,S3);--定义枚举类型

SIGNALC_S:S_M;--定义当前状态信号

SIGNALN_S:S_M;--定义次状态信号

BEGIN

BEGIN PROCESS(CLK,RD)--寄存器进程，上升沿跳转

BEGIN IFRD='0'THEN C_S<=S0; ELSIFCLK'EVENTANDCLK='1'THEN C_S<=N_S; ENDIF; ENDPROCESS;

PROCESS(DIN,C_S)--状态逻辑及输出逻辑

BEGIN CASEC_SIS WHENS0=>--状态S0 IFDIN='0'THEN --DIN为‘0’时 N_S<=S0; --次状态为S0

DOUT<='0';--DOUT为‘0’ ELSE --DIN为‘1’时， N_S<=S2; --次状态为S1

DOUT<='1';--DOUT为‘1’输出跟当前状态和输入的DIN都有关 ENDIF; WHENS1=>--状态S1 IFDIN='0'THEN --DIN为‘0’时， N_S<=S0; --次状态为S0 DOUT<='0';--DOUT为‘0’ ELSE --DIN为‘1’时， N_S<=S2; --次状态为S2 DOUT<='0';--DOUT为‘0’ ENDIF; WHENS2=>--状态S2 IFDIN='0'THEN --DIN为‘0’时， N_S<=S2; --次状态为S0 DOUT<='1'; --DOUT为‘1’ ELSE --DIN为‘1’时， N_S<=S3; --次状态为S3 DOUT<='0'; --DOUT为‘0’ ENDIF;

WHENS3=>--状态S3 IFDIN='0'THEN --DIN为‘0’时， N_S<=S3; --次状态为S3 DOUT<='0';--DOUT为‘1 ELSE --DIN为‘1’时， N_S<=S1; --次状态为S0 DOUT<='1';--DOUT为‘1’ ENDIF; ENDCASE; ENDPROCESS;

ENDexample;实例：一个MOORE型有限状态机的描述

现要求设计一个存储控制器，它能够根据微处理器的读周期或者写周期，分别对存储器输出写使能信号WE和读使能信号RE。该控制器的输入信号有三个：微处理的准备就绪信号READY，微处理的读写信号READ_WRITE和时钟信号CLK。工作过程：

READY有效控制器开始工作并在下一个时钟周期到来时判断本次工作是读还是写操作（若READ_WRITE高电平为读，低电平为写）控制器的输出写使能信号WE在写操作中有效，而读使能信号RE在读操作中有效。读写完毕后READY无效标示本次处理任务完成，回到空闲状态。设计步骤1.首先根据控制器的控制步骤来确定有限状态机的状态。◆空闲状态IDLE◆判断状态DECISION◆读状态READ◆写状态WRITE2.根据状态画出状态转移图。状态转移图是一个非常重要的概念，它表明了有限状态机的状态和转移条件，有了状态转移图就可以很容易地写出有限状态机的VHDL描述。Ready=‘1’Ready=‘1’Ready=‘0’状态转移图状态转移图表明了有限状态机的状态和转移条件。idlereadwriteReady=‘1’Read_write=‘1’Read_write=‘0’Ready=‘0’Ready=‘0’3.状态机的输出逻辑所处状态reweidle00decision00read10write014.用VHDL语言进行描述Libraryieee;Useieee.std_logic_1164.all;Entitystore_controllerisport(ready:instd_logic;clk:instd_logic;read_write:instd_logic;we,re:outstd_loigc);Endstore_controller;Architecturestate_machineofstore_controlleristypestate_typeis(idle,decision,read,write);signalpresent_state,next_state:state_type;BeginState_transfer:process(prestent_state,ready,read_write)