如果rom和ram存储器芯片都采用8k×1的芯片

第六章存储器和高速缓存技术§6.1半导体存储器概述§6.2主存储器§6.3虚拟存储器§6.4高档微机中的高速缓存技术1§6.1半导体存储器概述除采用磁、光原理的辅存外，其它存储器主要都是采用半导体存储器本章介绍采用半导体存储器及其组成主存的方法CPUCACHE主存（内存）辅存（外存）2存储器的逻辑结构示意图3高低小大快慢辅存寄存器缓存主存磁盘光盘磁带光盘磁带速度容量价格位／存储器三个主要特性的关系存储器的层次结构CPUCPU主机41、主存和高速缓存之间的关系Cache引入:为解决cpu和主存之间的速度差距,提高整机的运算速度,在cpu和主存之间插入的由高速电子器件组成的容量不大,但速度很高的存储器作为缓冲区。Cache特点存取速度最快，容量小，存储控制和管理由硬件实现。5Cache工作原理——程序访问的局部性在较短时间内由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。（指令分布的连续性和循环程序及子程序的多次执行）这种对局部的存储器地址频繁访问，而对此范围以外的地址范围甚少的现象就成为程序访问的局部性。数据分布不如指令明显，但对数组的访问及工作单元的选择可使存储地址相对集中。62、主存与辅存之间的关系主存:(半导体材料组成)优:速度较快缺:容量居中,单位成本高,价格居中。辅存:(光盘,磁盘)优:容量大,信息长久保存,单位成本低.缺:存取速度慢CPU正在运行的程序和数据存放在主存暂时不用的程序和数据存放在辅存辅存只与主存进行数据交换7缓存CPU主存辅存缓存主存层次和主存辅存层次缓存主存辅存主存虚拟存储器10ns20ns200nsms虚地址逻辑地址实地址物理地址主存储器（速度）（容量）8虚拟存储器（VirtualMemory）虚拟存储器指的是为了扩大容量，把辅存当作主存使用，它将主存和辅存的地址空间统一编址，形成一个庞大的存储空间。程序运行时，用户可以访问辅存中的信息，可以使用与访问主存同样的寻址方式，所需要的程序和数据由辅助软件和硬件自动调入主存，这个扩大了的存储空间，就称为虚拟存储器。之所以称为虚拟存储器，是因为这样的主存并不是真实存在的。

在一个虚拟存储系统中，展现在CPU面前的存储器容量并不是实存容量加上辅存容量，而是一个比实存大得多的虚拟空间，它与实存和辅助空间的容量无关，取决于机器所能提供的虚存地址码的长度。

可分为页式虚拟存储器、段式虚拟存储器和段页式虚拟存储器9选择存储器件的考虑因素（1）易失性（2）只读性（3）位容量（4）功耗（5）速度（6）价格（7）可靠性10§6.2主存储器6.2.1半导体存储器的分类按制造工艺双极型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用属性随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：正常只读、断电不丢失11半导体存储器的分类半导体存储器只读存储器（ROM）随机存取存储器（RAM）静态RAM（SRAM）动态RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）电擦除可编程ROM（EEPROM）闪烁存储器FLASHROM（EEPROM）121.读写存储器RAM组成单元速度集成度应用SRAM触发器快低小容量系统DRAM极间电容慢高大容量系统NVRAM带微型电池慢低小容量非易失132.只读存储器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除14半导体存储器芯片的结构地址寄存地址译码存储体控制电路AB数据寄存读写电路DBOEWECS①存储体存储器芯片的主要部分，用来存储信息②地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元③

片选和读写控制逻辑选中存储芯片，控制读写操作15①存储体每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据存储容量与地址、数据线个数有关：芯片的存储容量＝2M×N＝存储单元数×存储单元的位数

M：芯片的地址线根数

N：芯片的数据线根数

16存储矩阵字结构:同一芯片存放一个字的多位，如8位。优点是:选中某个单元,其包含的各位信息可从同一芯片读出,缺点是芯片外引线较多,成本高.适合容量小的静态RAM.

位结构:同一芯片存放多个字的同一位.优点是芯片的外引线少,缺点是需要多个芯片组和工作.适合动态RAM和大容量静态RAM一个基本单元电路只能存放一位二进制信息,为保存大量信息,存储器中需要将许多基本单元电路按一定的顺序排列成阵列形式,这样的阵列称为存储矩阵.排列方式:字结构和位结构.10221023123位结构01127字结构D7D6D0172、地址译码器功能:接收系统总线传来的地址信号,产生地址译码信号后,选中存储矩阵中的某个或几个基本存储单元.从结构类型上分类:单译码,双译码单译码方式适合小容量的存储器例如：地址线12根对应4096个状态，需要4096根译码线双译码方式适合大容量存储器(也称为矩阵译码器）分X、Y两个方向的译码例如：地址线12根X、Y方向各6根，64*64=4096个状态，128根译码线18②地址译码电路译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码单译码结构双译码结构双译码可简化芯片设计主要采用的译码结构19③片选和读写控制逻辑片选端CS*或CE*有效时，可以对该芯片进行读写操作输出OE*控制读操作。有效时，芯片内数据输出该控制端对应系统的读控制线写WE*控制写操作。有效时，数据进入芯片中该控制端对应系统的写控制线20随机存取存储器静态RAMSRAM2114SRAM6264动态RAMDRAM4116DRAM216421§6.2.2静态RAM1.六管静态存储电路SRAM的基本存储单元是触发器电路每个基本存储单元存储二进制数一位许多个基本存储单元形成行列存储矩阵SRAM一般采用“字结构”存储矩阵：每个存储单元存放多位（4、8、16等）每个存储单元具有一个地址22静态RAM的六管基本存储单元集成度低，但速度快，价格高，常用做Cache。T1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。如A点为数据D，则B点为数据/D。T1T2ABT3T4+5VT5T6行选择线有效（高电平）时，A、B处的数据信息通过门控管T5和T6送至C、D点。行选择线CD列选择线T7T8I/OI/O列选择线有效（高电平）时，C、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。23静态RAM基本电路A´触发器非端1T4T~触发器5TT6、行开关7TT8、列开关7TT8、一列共用A

触发器原端T1~T4T5T6T7T8A´A写放大器写放大器DIN写选择读选择DOUT读放位线A位线A´列地址选择行地址选择T1~T424SRAM的主要特点静态RAM存储电路MOS管较多，集成度不高，同时由于T1、T2管必定有一个导通，因而功耗较大。静态RAM的优点是不需要刷新电路，从而简化了外部控制逻辑电路，此外静态RAM存取速度比动态RAM快，因而通常用作微型计算机系统中的高速缓存(Cache)。252.静态RAM的结构典型的RAM的示意图263.静态RAM芯片举例常用的静态RAM芯片主要有6116、6264、62256、628128等。下面重点介绍6116,2114芯片。

27SRAM芯片2114存储容量为1024×418个引脚：10根地址线A9～A04根数据线I/O4～I/O1片选CS*读写WE*123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*A6A5A4A3A0A1A2CS*GND28SRAM2114的读周期数据地址TCXTODTTOHATRCTATCODOUTWECSTA读取时间从读取命令发出到数据稳定出现的时间给出地址到数据出现在外部总线上TRC读取周期两次读取存储器所允许的最小时间间隔有效地址维持的时间29SRAM2114的写周期TWCTWRTAW数据地址TDTWTWDOUT

DINTDWTDHWECSTW写入时间从写入命令发出到数据进入存储单元的时间写信号有效时间TWC写入周期两次写入存储器所允许的最小时间间隔有效地址维持的时间30Intel61166116芯片内部的存储体是一个由128×128＝16384个静态存储电路组成的存储矩阵。A0～A1011根地址线供对其进行行、列地址译码，以便对211＝2048个存储单元进行选址。6116有8根数据输入/输出线I/O0～I/O7，每条列选择线控制8位。

316116芯片引脚图32方框图引脚图图6.56116芯片内部功能框图336116芯片的工作方式工作方式001读010写1××未选34SRAM芯片6264存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CS1*、CS2读写WE*、OE*+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615356.2.3动态RAMDRAM的基本存储单元是单个场效应管及其极间电容必须配备“读出再生放大电路”进行刷新每次同时对一行的存储单元进行刷新每个基本存储单元存储二进制数一位许多个基本存储单元形成行列存储矩阵DRAM一般采用“位结构”存储体：每个存储单元存放一位需要8个存储芯片构成一个字节单元每个字节存储单元具有一个地址361.单管MOS式动态存储元工作原理：数据线D行选择线XT1CDCS

写入—①所写数据加到D上，②打开T1→对CS充电或放电；

保持—断开T1→无放电回路→信息存储在CS中(会缓慢泄漏)；

读出—①在D上加正脉冲→对CD预充电，②打开T1→D上电位将变化(CS与CD上电位不等)→放大变化可得到信息→CS得到充电(破坏性读)，③用读出数据立即对CS重新写入(称为再生)；

刷新—步骤与读操作完全相同。*单管MOS式：

MOS管数—只需一个；→现代DRAM均采用单管MOS式！

数据线--只有一根；

读操作--读后需立即再生信息(延迟略大)；刷新—均需定时(如内)对各存储元刷新。37

在一些实际的DRAM存储芯片中，如16K*1b的动态存储器，为了减少封装引脚数，地址码分两批（每批7位）送入存储器。先送行地址，后送列地址。行地址由行地址选通信号RAS送入行地址锁存器，再通过行地址译码器输出7：128线。列地址由列地址选通信号CAS送入列地址锁存器，再通过列地址译码器进行译码输出7：128线。在读出时，读出放大器又使相应的存储单元的存储信息自动恢复（重写），所以读出放大器还用作再生放大器。382DRAM芯片组成示例*Intel2118芯片：--单管MOS存储元参数—容量=16K×1位；数据引脚=2根(单向DIN/DOUT、共1位数据宽度)；地址引脚=14/2=7根(分时复用)。结构—2个64×128存储阵列(便于减少译码延迟)；时钟发生器串联(可保证有效的读写时序)。6:64行译码器64×128存储矩阵128个读出再生放大器7:128列译码器64×128存储矩阵行时钟发生器列时钟发生器写时钟发生器数据输出缓冲数据输入锁存RASCASWEDOUTDIN6:64行译码器……………A12～A7A13A6～A0A6’～A0’列地址锁存器行地址锁存器39单管动态RAM2118(16K×1位)外特性时序与控制行时钟列时钟写时钟WERASCAS缓存器行地址缓存器列地址

A'6A'0存储单元阵列基准单元行译码列译码器再生放大器列译码器读出放大基准单元存储单元阵列行译码

I/O缓存器数据输出驱动数据输入寄存器

DINDOUT~DINDOUTA'6A'0~40DRAM2118的读周期DOUT地址TCACTRACTCAHTASCTASRTRAHTCASTRCDTRASTRC行地址列地址WECASRAS存储地址需要分两批传送行地址选通信号RAS*有效，开始传送行地址随后，列地址选通信号CAS*有效，传送列地址，CAS*相当于片选信号读写信号WE*读有效数据从DOUT引脚输出41DRAM2118的写周期TWCSTDS列地址行地址地址

TDHTWRTCAHTASCTASRTRAHTCASTRCDTRCTRASDINWECASRAS存储地址需要分两批传送行地址选通信号RAS*有效，开始传送行地址随后，列地址选通信号CAS*有效，传送列地址读写信号WE*写有效数据从DIN引脚进入存储单元42DRAM2118的刷新TRCTCRPTRAS高阻TASRTRAH行地址地址DINCASRAS采用“仅行地址有效”方法刷新行地址选通RAS*有效，传送行地址列地址选通CAS*无效，没有列地址芯片内部实现一行存储单元的刷新没有数据从输入输出存储系统中所有芯片同时进行刷新DRAM必须每隔固定时间就刷新43DRAM芯片2164存储容量为64K×116个引脚：8根地址线A7～A01根数据输入线DIN1根数据输出线DOUT行地址选通RAS*列地址选通CAS*读写控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A71234567816151413121110944

3．动态RAM的刷新

所有的DRAM都是利用电容存储电荷的原理来保存信息，虽然利用MOS管栅源极间的高阻抗可以使电容上的电荷得以维持，但由于电容总存在泄露现象，时间长了其存储的电荷会消失，从而使其所存信息自动丢失。所以，必须定时对DRAM的所有基本存储元电路补充电荷，即进行刷新操作，以保证存储的信息不变。所谓刷新，就是不断地每隔一段时间（一般每隔2ms）对DRAM的所有单元进行读出，经读出放大器放大后，再重新写入原电路中，以维持电容上的电荷，进而使所存信息保持不变。虽然每次进行的正常读/写存储器的操作也相当于进行了刷新操作，但由于CPU对存储器的读/写是随机的，并不能保证2ms时间内能对存储器中的所有单元都进行一次读/写操作，以达到刷新效果。所以，对DRAM必须设置专门的外部控制电路和安排专门的刷新周期来系统地对DRAM进行刷新。

45DRAM工作时，除了正常的读/写操作之外，还要定时刷新，这就需要设置专门的控制电路来管理DRAM芯片的工作，许多半导体生产厂家推出了专用的DRAM控制器。DRAM控制器有多种，随所支持的DRAM芯片型号的不同而不同，如Intel8203是专门用于支持DRAM2118（16K×1）、2164（64K×1）芯片的DRAM控制器。但不论是哪一种DRAM控制器，它都是CPU与DRAM存储器之间的接口电路，由它把CPU的信号转换成适合DRAM芯片的信号，解决DRAM芯片地址的两次打入（行地址打入和列地址打入）及刷新操作中的刷新定时、刷新计数、冲突裁决等问题。46MOS型SRAM与DRAM芯片比较*DRAM芯片的优点：①DRAM集成度远高于SRAM(DRAM采用3管或单管MOS存储元)；②DRAM地址引脚减少了一半(采用双地址时序方式时)；③DRAM功耗是SRAM的1/6(DRAM采用单管MOS存储元时)；④DRAM成本是SRAM的1/4(需增加辅助电路)。*DRAM芯片的缺点：①DRAM速度比SRAM低(使用动态元件[电容])；②DRAM需配置再生电路，增加了一部分功耗。*芯片应用：

高速度、小容量MEM常用SRAM芯片构成，如Cache；

大容量MEM常用DRAM芯片构成，如主存。47§6.2.4只读存储器EPROMEPROM2716EPROM2764EEPROMEEPROM2717AEEPROM2864A48半导体只读存储器组成与原理（非易失性）1、基本结构,特点及类型行译码器A0A1列译码器A2A3片选数据492、一次性可编程存储器PROM行线X列线YVCCTXY熔丝501、掩模ROM(MROM)*特征：用户不可修改信息；存储元状态：用元件有/无表示“1”/“0”；数据读出：字选线加电压，位线电压为所选存储元的数据。512、可编程ROM(PROM)*特征：用户可一次性修改信息(电写入)；*存储元状态：用二极管/熔丝的通/断表示“1”/“0”；*数据写入：字线X加电压，若写0—VD=V地→熔丝熔断，

若写1—VD=V中→熔丝不断；*数据读出：字线X加电压、VD=V中，用检测VD变化的方法可得数据。VCC字线X位线DVCC字线X位线DVDVD523、可擦除可编程ROM(EPROM)*特征：用户可多次修改信息(电写入、光擦除)；*存储元状态：用浮置雪崩注入MOS管/叠栅注入MOS管的浮置栅是否带负电荷表示“1”/“0”(以叠栅注入MOS管为例)；*写数据“1”(写入)：

如右图，脉冲宽度约50ms；*数据读出：如右图，读出周期us级。*写数据“0”(擦除)：用紫外线照射10～20分钟(浮置栅上电子获得光子能量→电子穿过SiO2层与基体电荷中和)→整个芯片一起擦除；字线X位线D(b)读出状态(a)写1状态0V字线X位线D+25V+25VDSP基体N源极S漏极D控制栅GCSiO2N浮置栅GfP基体N源极S漏极D控制栅GCSiO2N+++++-----GC534、电可擦除可编程ROM(E2PROM)*特征：用户可多次修改信息(电写入、电擦除)；*存储元状态：用浮栅隧道氧化层MOS管的浮置栅是否带负电荷表示“1”/“0”；*写数据/数据读出：

如下图，写脉冲宽度约10ms，读出周期us级；

擦除精度可为块(一般同一行存储元的GC互连)；因擦/写时间较长、电压较高，故常用做ROM(只读出)。字选线X位线DGC+3V+5V(c)读出状态字选线X位线DGC+20V+20V(a)写1(写入)状态+0V字选线X位线DGC+20V+20V(b)写0(擦除)状态+0VN基体PSDGCSiO2PDSGC545、快擦写存储器(FLASH)

*特征：用户可多次修改信息(电写入、电擦除)；*存储元状态与结构：与EPROM类似，氧化层更薄(擦除快)；*数据写入：写入“1”—与EPROM相同，脉冲宽度约10us，

写入“0”—与E2PROM相同，脉冲宽度约100us；

擦除精度只能为块(一般同一行存储元的GC互连)。(a)写1(写入)状态字线X位线D+6V+12V0V(b)写0(擦除)状态字线X位线D0V+0V+12V(c)读出状态字线X位线D+5V0VDSP基体NSDGCSiO2NGC55EPROM芯片2716存储容量为2K×824个引脚：11根地址线A10～A08根数据线DO7～DO0片选/编程CE*/PGM读写OE*编程电压VPPVDDA8A9VPPOE*A10CE*/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2Vss56EPROM芯片2764存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CE*编程PGM*读写OE*编程电压VPPVppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D3123456789101112131428272625242322212019181716155712345678910111213141516171819202122232425262728VppA12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CEA10OEA11A9A8A13A14Vcc27256引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0CEOED7D6D5D4D3D2D1D027256逻辑图EPROM芯片2725658EEPROM用加电方法，进行在线（无需拔下，直接在电路中）擦写（擦除和编程一次完成）有字节擦写、块擦写和整片擦写方法并行EEPROM：多位同时进行串行EEPROM：只有一位数据线59EEPROM芯片2817A存储容量为2K×828个引脚：11根地址线A10～A08根数据线I/O7～I/O0片选CE*读写OE*、WE*状态输出RDY/BUSY*60EEPROM芯片2864A存储容量为8K×828个引脚：13根地址线A12～A08根数据线I/O7～I/O0片选CE*读写OE*、WE*VccWE*NCA8A9A11OE*A10CE*I/O7I/O6I/O5I/O4I/O3NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND1234567891011121314282726252423222120191817161561半导体存储器与CPU的连接SRAM、EPROM与CPU的连接译码方法同样适合I/O端口62§6.6.1存储芯片与CPU的连接存储芯片的数据线存储芯片的地址线存储芯片的片选端存储芯片的读写控制线63CPU与存储器的连接时应注意的问题1．CPU总线的带负载能力2．存储器的组织、地址分配与片选问题3．CPU的时序与存储器的存取速度之间的配合64651．CPU总线的负载能力通常CPU总线的负载能力是一个TTL器件或20个MOS器件。一般小型系统中，CPU可直接与存储器芯片相连。而在较大系统中，当总线负载数超过限定时应当加接驱动器。地址线、控制线是单向的，故采用单向驱动器，如74LS244，Intel8282等，而数据线是双向传动的，故采用双向驱动器，如74LS245、Intel8286/8287等。65662．存储器与CPU之间的时序配合选用存储芯片时，必须考虑它的存取速度和CPU速度的匹配问题，即时序配合。为了使CPU能与不同速度的存储器相连接，一种常用的方法是使用“等待申请”信号。该方法是在CPU设计时设置一条“等待申请”输入线。若与CPU连接的存储器速度较慢，使CPU在规定的的读/写周期内不能完成读/写操作，则在CPU执行访问存储器指令时，由等待信号发生器向CPU发出“等待申请”信号，使CPU在正常的读/写周期之外再插入一个或几个等待周期Tw，以便通过改变指令的时钟周期数使系统速度变慢，从而达到与慢速存储器匹配的目的。66673．存储芯片的选用和地址分配存储芯片类型和芯片型号的选择因素存放对象存储容量存取速度结构价格。6768片选控制方法

存储芯片存储模块存储体进行位扩展

以实现按字节编址的结构进行字扩展

以满足总容量的要求存储体、地址译码、数据缓冲和读写控制位扩展：因每个字的位数不够而扩展数据输出线的数目；字扩展：因总的字数不够而扩展地址输入线的数目，所以也称为地址扩展；681.存储芯片数据线的处理若芯片的数据线正好8根：一次可从芯片中访问到8位数据全部数据线与系统的8位数据总线相连若芯片的数据线不足8根：一次不能从一个芯片中访问到8位数据利用多个芯片扩充数据位这个扩充方式简称“位扩充”69存储芯片的位扩展：D0D7…用64K×1bit的芯片扩展实现64KB存储器进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩展）形成整个模块的数据线（8bit宽度）。

A0~A15R/WCS等效为64K*8A0~A15D0~D7R/WCS存储器容量的扩展70位扩充2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数其它连接都一样这些芯片应被看作是一个整体常被称为“芯片组”进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩展）形成整个模块的数据线（8bit宽度）。

7172存储芯片的字扩展：用8K×8bit的芯片扩展实现64KB存储器D0~D7CS3-8译码器Y0Y1Y7………A13

A14

A15

进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线

，CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线——片选线。

A0~A12R/W64K*8A0~A15D0~D7R/WCS等效为722.存储芯片地址线的连接芯片的地址线通常应全部与系统的低位地址总线相连寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”73片内译码A9～A0存储芯片000H001H002H…3FDH3FEH3FFH全0全100…0000…0100…10…11…0111…1011…11范围（16进制）A9～A0743.存储芯片片选端的译码存储系统常需利用多个存储芯片扩充容量也就是扩充了存储器地址范围进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现这种扩充简称为“地址扩充”或“字扩充”75地址扩充（字扩充）片选端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE译码器00000000010000000000进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线

，CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线——片选线。

76片选端常有效A19～A15 A14～A0 全0～全1D7～D027256EPROMA14～A0CE令芯片（组）的片选端常有效不与系统的高位地址线发生联系芯片（组）总处在被选中的状态虽简单易行、但无法再进行地址扩充，会出现“地址重复”77地址重复一个存储单元具有多个存储地址的现象原因：有些高位地址线没有用、可任意使用地址,出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址”例如：00000H～07FFFH选取的原则：高位地址全为0的地址高位地址译码才更好78⑴译码和译码器译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程译码电路可以使用门电路组合逻辑译码电路更多的是采用集成译码器常用的2:4译码器74LS139常用的3:8译码器74LS138常用的4:16译码器74LS15479存储地址译码电路74LS138经常用来作为存储器的译码电路。

74LS138引脚80G1CBAY7～Y0有效输出00100011111110Y000100111111101Y100101011111011Y200101111110111Y300110011101111Y400110111011111Y500111010111111Y600111101111111Y7其他值×××11111111无效74LS138的真值81⑵全译码所有的系统地址线均参与对存储单元的译码寻址包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）采用全译码，每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多82全译码示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范围A12～A0A19A18A17A16A15A14A1383⑶部分译码只有部分（高位）地址线参与对存储芯片的译码每个存储单元将对应多个地址（地址重复），需要选取一个可用地址可简化译码电路的设计但系统的部分地址空间将被浪费84部分译码示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3A19～

A15A14～

A12A11～A0一个可用地址1234××10×××10×××10×××10×000001010011全0～全1全0～全1全0～全1全0～全120000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH85⑷线选译码只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）虽构成简单，但地址空间严重浪费必然会出现地址重复一个存储地址会对应多个存储单元多个存储单元共用的存储地址不应使用86线选译码示例A14A12～A0A13(1)2764(2)2764

CECEA19～

A15A14A13A12～A0一个可用地址12××××××××××1001全0～全1全0～全104000H～05FFFH02000H～03FFFH注意：

A14A13＝00的情况不能出现00000H～01FFFH的地址不可使用878086的16位存储器接口数据总线为16位，但存储器按字节进行编址用两个8位的存储体(BANK)构成16位BANK1奇数地址BANK0偶数地址D15-D0D7-D0D15-D8A19-A0译码器控制信号体选信号和读写控制如何产生？如何连接？888086的16位存储器接口两种译码方法独立的存储体译码器每个存储体用一个译码器；缺点：电路复杂，使用器件多。独立的存储体写选通译码器共用，但为每个存储体产生独立的写控制信号电路简单，节省器件。891）独立的存储体译码器D15-D9D8-D0高位存储体(奇数地址)低位存储体(偶数地址)A16-A1A15-A0A15-A0D7-D0D7-D064KB×8片64KB×8片CS#Y0#Y7#Y0#Y7#CBAA19A18A17CBAA19A18A17CS#G1G2A#G2B#G1G2A#G2B#OE#WE#OE#WE#MEMR#MEMW#BHE#A0VccVcc注意这些信号线的连接方法MEMW#信号同时有效，但只有一个存储体被选中读16位数据时每个体被选中几次？902）独立的存储体写选通D15-D9D8-D0高位存储体(奇数地址)低位存储体(偶数地址)A16-A1A15-A0A15-A0D7-D0D7-D064KB×8片64KB×8片CS#Y0#Y7#CBAA19A18A17CS#G1G2A#G2B#OE#WE#OE#WE#MEMR#BHE#A0VccGNDMEMW#≥1≥1每个存储体用不同的写控制信号读16位数据时每个体被选中几次？918086读写16位数据的特点：读16位数据时会读两次，每次8位。读高字节时BHE=0，A0=1；读低字节时BHE=1，A0=0每次只使用数据线的一半：D15-D8或D7-D0写16位数据时一次写入。BHE和A0同时为0同时使用全部数据线D15～D0●80486CPU有32位数据线—→4个8位的存储体★486四个存储体的选择信号：BE0～

BE3●

Pentium有8个存储体的体选信号：BE0～BE792CPU与存储器典型连接1.设计地址译码电路步骤：（1）确定(扩展)地址线数（2）确定地址分配（3）画地址分配图和位图（4）画出地址译码电路图并连接

实用中，应尽可能选择大容量片，以简化电路和减少板卡面积。93用1024×1位的芯片组成1KRAM的方框图94用256×4位的芯片组成1KRAM的方框图954KBRAM的连接（1）计算出所需的芯片数（2）构成数据总线所需的位数和系统所需的容量（3）控制线，数据线，地址线的连接：有线选方式、局部译码选择方式和全局译码选择方式之分。96线选方式地址分布A15A14A13A12A11A10地址分布001110第一组：3800H~3BFFH001101第二组：3400H~07FFH001011第三组：2C00H~2FFFH000111第四组：1C00H~1FFFH97用2114芯片组成4KRAM线选控制译码结构图98用2114芯片组成4KRAM局部译码结构图99用2114芯片组成4KRAM全局译码结构图100例：用EPROM2716（2K*8）为某8位CPU设计一个16KB的ROM存储器.(1)确定芯片组数:每片2716存储容量为2KB,16KB需要8片(2)片内译码:(3)8个片选信号的译码:用74LS138(4)CPU的总线与存储器的连接数据线8条片上11条地址线直接与CPU的低位地址线连接控制线:读RD,M101D0~D7A10~A0CEOED0~D7A10~A0CEOED0~D7A10~A0CEOE。。。。。。74LS1388088CPU总线D7~D0A10~A0A11A12A13A14A15A16A17A18A19RDIO/M271627162716...G1G2AG2BY0Y1…Y71ABC若将存储器地址布置在60000H开始的空间如何接线?102A19A18A17

A16A15A14

A13A12A11

A10A9A8

A7A6A5A4

A3A2A1A001100000000000000000(60000H)11111111111(607FFH)01100000100000000000(60800H)11111111111(60FFFH)

分析:高位地址线状态:A19A18A17A16A15A14=011000片内寻址片选信号103将4片6264连芯片接到8086系统总线上，要求其内存地址范围为70000H~77FFFH，画出连接图。104存储器空间的分配和使用一、IBMPC/XT的内存分配

在IBMPC/XT中主CPU是8086或8088，它们都有20根地址线，因此可以具有1M字节的存储容量，其线性地址范围为00000H～FFFFFH。在IBMPC/XT系统中，1M的存储空间可以分为3个区域：RAM区、ROM区以及保留区。105256KBRAM（系统板）384KBRAM（扩展板）128KBRAM保留（包括显存）198KBRAM扩展板16KB（可在系统板上扩展）32KB

BASIC解释程序8KB

BIOSRAM640KB保留128KBROM256KB00000H40000HA0000HC0000HF0000HF6000HFE000H3FFFFH9FFFFHBFFFFHEFFFFHFFFFFHF5FFFHFDFFFHIBMPC/XT的内存分配106二、ROM子系统8086/8088加电以后，CS＝FFFFH，IP＝0000H，因此，合闸上电后，CPU就会自动转到FFFF0H处执行。在IBMPC/XT中，从FE000H～FFFFFH范围存放基本输入/输出驱动程序ROMBIOS，从F6000H～FDFFFH范围放固化的BASIC解释程序，这两者构成40KB的基本ROM。基本ROM信息装在两块ROM芯片中，一块是8KB的芯片，内装有固化BASIC的前8KB；另一块是32KB的芯片，内装固化BASIC的后24KB以及BIOS。下图是系统ROM的控制电路。107108片选信号地址范围片选信号地址范围C0000H～C7FFFHC8000H～CFFFFHD0000H～D7FFFHD8000H～DFFFFHE0000H～E7FFFHE8000H～EFFFFHF0000H～F7FFFHF8000H～FFFFFH片选信号及对应的地址范围109三、RAM子系统IBMPC/XT中，RAM的最大容量为640KB，采用的是64K×1位的芯片，故整个RAM分成若干个组，每组为64KB，即用9片64K×1位的芯片，其中8片组成字节，第9片用作奇偶校验。系统板上也可以安装64KB、128KB、192KB的动态RAM，只不过这些变动需要按照手册规定通过对开关DIP（SW3和SW4）的设置和系统板上跨接线的设置才能实现。110下面以动态RAMIntel4164为例讨论IBMPC/XT的RAM子系统。111系统板上的256KBRAM由64K×1位的芯片构成（这里还是以4164为例子说明），共有四组36块芯片。其构成如下图112113第七节存储器的新技术

一、DRAM技术

内存条主要由DRAM组成，所以内存条的发展主要体现在DRAM的技术发展上。DRAM技术的发展经历了FPMDRAM、EDODRAM、SDRAM、RDRAM、DDRSDRAM以及最新推出的DDRIISDRAM。114FPMDRAMEDODRAMSDRAMRDRAMDDRSDRAMDDRII115二、闪速存储器（Flash）闪速存储器是当前存储技术中发展最快的一种，它几乎拥有上述提到的所有优点：存储密度高、成本低、非易失性、快速（读取，而非写入）以及电可擦性等。这些优点使其广泛地运用于各个领域，包括嵌入式系统，如PC及外设、电信交换机、蜂窝、网络互联设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储类产品，如数字相机、数字录音机和个人数字助理（PDA）。116 从应用的角度来看，Flash和EEPROM技术十分相似，主要区别是Flash存储器使用块存储技术，即Flash一次擦写一个扇区，而不是一个字节一个字节地擦写。Flash相对于传统的存储器主要的优势为：（1）不挥发性，相对于SRAM，Flash不需后备电源来保持信息；（2）易更新性，Flash具有直接电可擦写功能；（3）高可靠性，Flash一般都可以重复擦写1~10万次，有的甚至达到100万次，数据通常可以保存超过十年。117CPU与存储器典型连接考虑M/IO=1才选中存储器，与G相连；A15~A13与译码输入端ABC连接。（4）画出地址译码电路118设有一个具有20位地址和8位字长的存储器，问

(1)该存储器能存储多少字节的信息？

(2)如果存储器由256K×1位的RAM芯片组成，需要多少片芯片？

(3)需要