集成电路版图设计课件

第5章集成电路版图设计2022/11/19第5章集成电路版图设计2022/11/111集成电路版图与PCB版图区别前者包括布线和器件结构后者只有布线2022/11/19集成电路版图与PCB版图区别2022/11/1122022/11/192022/11/113Fig.MET5&MVIA5patternP-subNWELLPWELLN-PKTP-PKTP-N-N+STIP+PETEOSTiSi2SiNUSGPSGWTi/TiNWWMET1MVIA1MET2MET3MET4MVIA2MVIA3MVIA4IMD2IMD3IMD4IMD1SiNPSGMET5PadM5SputterMET5AlignUV-CURINGMET5etchHDP-SRODepositionPE-TEOSdeposition2022/11/19Fig.MET5&MVIA5patternP-s4电路集成电路版图设计掩膜版制造光刻等制造工艺封装与测试2022/11/19电路集成电路2022/5光刻涂光刻胶

曝光

显影与后烘

腐蚀

腐蚀

2022/11/19光刻涂光刻胶曝光显影与后烘腐蚀腐蚀62022/11/192022/11/1172022/11/192022/11/1182022/11/192022/11/1192022/11/192022/11/11102022/11/192022/11/11112022/11/192022/11/11122022/11/192022/11/11132022/11/192022/11/11145.1引言版图(Layout)是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。设计规则是如何向电路设计及版图设计工程师精确说明工艺线的加工能力，就是设计规则描述的内容。包括几何设计规则、电学设计规则、布线规则。设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。因此不同的工艺，就有不同的设计规则。掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。2022/11/195.1引言版图(Layout)是集成电路从设计走向制造155.2版图几何设计规则

版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距、最小套刻间距等。设计规则反映了性能和成品率之间可能的最好的折衷。规则越保守，能工作的电路就越多(即成品率越高)；然而，规则越富有进取性，则电路性能改进的可能性也越大，这种改进可能是以牺牲成品率为代价的。描述几何设计规则的方法：微米规则和λ规则。2022/11/195.2版图几何设计规则版图设计规则：是指为了保证电路的16把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线路转换成硅芯片时所必需的掩模图形。层次与层次标记层次表示

含义

标示图

Nwell

N阱层

Active

N+或P+有源区层

Poly

多晶硅层

Contact

接触孔层

Metal

金属层

Pad

焊盘钝化层

2022/11/19把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线172022/11/192022/11/1118N阱设计规则编号描述尺寸(μm)目的与作用1.1N阱最小宽度10.0保证光刻精度和器件尺寸1.2N阱最小间距10.0防止不同电位阱间干扰1.3N阱内N阱覆盖P+2.0保证N阱四周的场注N区环的尺寸1.4N阱到N阱外N+距离8.0减少闩锁效应2022/11/19N阱设计规则编号描述尺寸目的与作用1.1N阱最小宽度19P+、N+有源区设计规则编号描述尺寸目的与作用2.1P+、N+有源区宽度3.5保证器件尺寸，减少窄沟道效应2.2P+、N+有源区间距3.5减少寄生效应2022/11/19P+、N+有源区设计规则编号描述尺寸目的与作用2.20Poly层的设计规则编号描述尺寸目的与作用3.1多晶硅最小宽度3.0保证多晶硅线的必要电导3.2多晶硅间距2.0防止多晶硅联条3.3与有源区最小外间距1.0保证沟道区尺寸3.4多晶硅伸出有源区1.5保证栅长及源、漏区的截断3.5与有源区最小内间距3.0保证电流在整个栅宽范围内均匀流动2022/11/19Poly层的设计规则编号描述尺寸目的与21Contact层的设计规则编号描述尺寸目的与作用4.1接触孔大小2.0x2.0保证与铝布线的良好接触4.2接触孔间距2.0保证良好接触4.3多晶硅覆盖孔1.0防止漏电和短路4.4有源区覆盖孔1.5防止PN结漏电和短路4.5有源区孔到栅距离1.5防止源、漏区与栅短路4.6多晶硅孔到有源区距离1.5防止源、漏区与栅短路4.7金属覆盖孔1.0保证接触，防止断条2022/11/19Contact层的设计规则编号描述尺寸目的与作用22Metal层的设计规则编号描述尺寸目的与作用5.1金属宽度2.5保证铝线的良好电导5.2金属间距2.0防止铝条短路2022/11/19Metal层的设计规则编号描述尺寸目的与作用23Pad层的设计规则编号描述尺寸目的与作用6.1最小焊盘大小90封装、邦定需要6.2最小焊盘边间距80防止信号之间串扰6.3最小金属覆盖焊盘6.0保证良好接触6.4焊盘外到有源区最小距离25.0提高可靠性需要2022/11/19Pad层的设计规则编号描述尺寸目的与作用6.24问题讨论阱的间距和间距的规则MOS管的规则接触

金属与有源区金属与多晶硅

VDD和VSS（衬底接触）2022/11/19问题讨论阱的间距和间距的规则2022/11/11255.3电学设计规则

电学设计规则给出的是由具体的工艺参数抽象出的电学参数，是电路与系统设计模拟的依据。不同的工艺线和工艺流程，电学参数有所不同。描述内容：晶体管模型参数、各层薄层电阻、层与层间的电容等。几何设计规则是图形编辑的依据，电学设计规则是分析计算的依据。2022/11/195.3电学设计规则电学设计规则给出的是由具体的工艺参数265.4布线规则电源线和地线应尽可能用金属线走线；多采用梳状结构，避免交叉。禁止在一条金属走线的长信号线下平行走过另一条用多晶硅或扩散区走线的长信号线。压焊点离芯片内部图形的距离不应少于20µm。布线层选择，尽可能降低寄生效应。2022/11/195.4布线规则电源线和地线应尽可能用金属线走线；多采用梳状27基本门电路版图阅读层次图例逻辑图电路图版图2022/11/19基本门电路版图阅读层次图例2022/11/11282022/11/192022/11/11292022/11/192022/11/11302022/11/192022/11/11312022/11/192022/11/11322022/11/192022/11/11332022/11/192022/11/11342022/11/192022/11/11352022/11/192022/11/11362022/11/192022/11/11372022/11/192022/11/11382022/11/192022/11/11395.5版图设计及验证

版图的构成版图由多种基本的几何图形所构成。常见的几何图形有：矩形（rectangle）、多边形（polygon）、等宽线(path和wire)、圆（circle）、弧（arc）等。

•版图布局布线

布局就是将组成集成电路的各部分合理地布置在芯片上。布局是有层次的：器件级、基本单元级以及功能块级布线就是按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。•单元和单元库的建立IC版图设计：基本元器件版图设计、布局和布线及验证5.5.1版图设计2022/11/195.5版图设计及验证IC版图设计：基本元器件版图设计、布40单元和单元库的建立在版图设计阶段，无论是全定制还是半定制版图设计一定都会用到单元或单元库。

所谓全定制设计方法就是利用人机交互图形系统，由版图设计人员从每个半导体器件的图形、尺寸开始设计，直至整个版图的布局布线。而在标准单元设计方法中，基本的电路单元(如非门、与非门、或非门、全加器、D触发器)的版图是预先设计好的，放在CAD工具的版图库中。这部分版图不必由设计者自行设计，所以叫半定制。所以在半定制设计中常用到标准单元法，标准单元是一种图形高度相等，但宽度可按设计需要自由给定的结构。在规定高度、可变宽度范围内，设计者可设计多种尺寸、多种功能的元器件。2022/11/19单元和单元库的建立在版图设计阶段，无论41单元和单元库的建立单元库里四种符号：符号（symbolview）抽象图（abstractview）线路图（schematicview）版图（layoutview）2022/11/19单元和单元库的建立单元库里四种符号：2022/11/1142单元和单元库的建立工艺文件（TechnologyFile）：各层的颜色、线型、显示等单层和双层性质视图（view）及其性质物理设计规则2022/11/19单元和单元库的建立工艺文件（TechnologyFile）435.5.2版图设计中提高可靠性的措施

考虑电性能和热性能一、提高金属化层布线的可靠性

（1）大量的失效分析表明，因金属化层（目前一般是A1层）通过针孔和衬底短路，且A1膜布线开路造成的失效不可忽视，所以必须在设计布线时采取预防措施。例如尽量减少A1条覆盖面积，采用最短A1条，并尽量将A1条布在厚氧化层（厚氧化层寄生电容也小）上以减少针孔短路的可能。2022/11/195.5.2版图设计中提高可靠性的措施考虑电性能和热性能244（2）

防止A1条开路的主要方法是尽少通过氧化层台阶。如果必须跨过台阶，则采取减少台阶高度和坡度的办法。例如对于厚氧化层上的引线孔做尺寸大小不同的两次光刻（先刻大孔，再刻小孔），以减小台阶坡度，如图所示。2022/11/19（2）防止A1条开路的主要方法是尽少通过氧化层台阶。如果必45（3）为防止A1条电流密度过大造成的电迁移失效，要求设计时通过A1条的电流密度J＜2×105A/cm2（即2mA/μm2），A1条要有一定的宽度和厚度。（4）对多层金属布线，版图设计中布线层数及层与层之间通道应尽可能少。2022/11/19（3）为防止A1条电流密度过大造成的电迁移失效，要求设计时46二、版图设计应考虑热分布问题

尽量降低芯片温度以降低失效率在整个芯片上发热元件的布局分布要均匀，不使热量过分集中在一角。在元件的布局上，还应将容易受温度影响的元件远离发热元件布置。在必须匹配的电路中，可把对应的元件并排配置或轴对称配置，以避免光刻错位和扩散不匀。要注意电源线和地线的位置，这些布线不能太长。

2022/11/19二、版图设计应考虑热分布问题2022/11/1147三、加强工艺监控

专门设计一组微电子测试图形监控工艺参数。

四、其他措施

1、元件尺寸的选择要适当2、保证电路参数的要求3、CMOS电路抗闩锁措施2022/11/19三、加强工艺监控2022/11/1148命令文件格式：Dracula、Diva等验证工作：DRCDesignRuleCheckerNE NetListExtractorERC ElectricalRuleCheckerSLOGNET CDL/SPICEFileTranslator

LVS LayoutversusSchematic5.5.3版图验证2022/11/19命令文件格式：Dracula、Diva等5.5.3版图验证49验证流程Cdl/spice网表slognet逻辑网表lvs版图数据命令文件ldc版图网表NGRLvs报错文件ldx

LEdrc，erc报错文件图形结果5.5.3版图验证

2022/11/19验证流程Cdl/spice网表slognet逻辑网表lvs版50CommandFileThreeBlocks:

DescriptionBlock

InputLayerBlock

OperationBlock2022/11/19CommandFile2022/11/1151DescriptionBlock*DESCRIPTION PRIMARY= TOP123 SYSTEM= GDS2 SCALE = .001MIC RESOLUTION = .25MIC INDISK = IN.GDS OUTDISK = OUT.GDS*END2022/11/19DescriptionBlock2022/11/1152InputLayerBlock*INPUT-LAYERNPLUS =1PPLUS =2METAL =3POLY =4CONTACT =6TEXT =10ATACH METALSUBSTRATE =BULK63CONNECT-LAYER =NSDPSDPOLYMETAL*END2022/11/19InputLayerBlock2022/11/1153LOGICALOPERATIONORCommandOR layer1 layer2layer3{output cname lnum}

ANDCommandANDlayer1 layer2layer3{output cname lnum}NOTCommandNOTlayer1 layer2layer3{output cname lnum}XORCommandXORlayer1 layer2layer3{output cname lnum}2022/11/19LOGICALOPERATION2022/11/1154几何设计规则的验证（DRC）

DRC验证命令格式：＜出错条件＞＜出错输出＞＜出错条件＞：EXTlay1LTnENClay1lay2LTnINTlay1lay2LTn

WIDTHlay1LTn＜出错输出＞语句，可以在其中列出出错单元的名称(CellName)及层次(layName)，并写成：＜OUTPUTCellNamelayName＞。2022/11/19几何设计规则的验证（DRC）2022/11/1155例:（1）EXT[T]POLYCONDIFFLT0.7OUTPUTE10544

这一句意味着当多晶硅与扩散区包含时，在沿宽度方向的边缘内外间距小于0.7μm时出错，其中[T]更强调了在间距等于0时也出错。“出错输出”在指定44层上给出单元E105一个错误标志。

（2）WIDTHCONLT0.6OUTPUTE53A44

这一句意味着接触孔宽度0.6μm小于出错，“出错输出”在指定44层上给出单元E53A一个错误标志。

2022/11/19例:（1）EXT[T]POLYCONDIFFLT056版图的电学验证（ERC）

电学错误，如电源、地、某些输入或输出端的连接错误。这就需要用ERC检验步骤来加以防范。为了进行ERC的验证，首先应在版图中将各有关电学节点做出定义。如将电源、接地点、输入端、输出端分别给出“节点名”。

2022/11/19版图的电学验证（ERC）2022/11/1157ERC检查的主要错误有如下几种：

节点开路；短路；接触孔浮孔；特定区域未接触；不合理的元器件节点数（或扇出数）。2022/11/19ERC检查的主要错误有如下几种：2022/11/1158版图参数提取（LPE）

对已设计的版图提取各种器件、它们的连接关系以及各种寄生电容和电阻，这实质上是自动地建立一种模型。提取各参数后，可以进行如下工作：(1) 作为电特性检验的基础，利用这些参数将版图还原成电路图，并与原始电路图比较，以便更严格地查找错误。(2) 将提取出的器件及连接关系和寄生参量等作为电路模拟的输入数据，再次进行电路模拟，以估计寄生参量对电路性能的影响。(3) 如果是用自动设计方法制成的版图，从单元库中调用已检验过的单元，所以只需提取连接线关系及连线的分布电容和电阻，进行整个电路的检验即可。2022/11/19版图参数提取（LPE）2022/11/1159版图与电路图一致性检查（LVS）

电路图与版图一致性检查（LVS）从版图中提取的电路同原电路图相比较，其方法通常是将两者的网表进行对比。这一工作量是很大的。为了减小对比工作量，应增大对比的单元结构。如可对较大的单元结构MOS多种逻辑门及其他组合进行比较。比较的结果，可以是完全一致或两者不全一致。设计者应对所示的错误进行必要的版图修改。2022/11/19版图与电路图一致性检查（LVS）2022/11/1160敬请指正

谢谢2022/11/19敬请指正2022/11/1161第5章集成电路版图设计2022/11/19第5章集成电路版图设计2022/11/1162集成电路版图与PCB版图区别前者包括布线和器件结构后者只有布线2022/11/19集成电路版图与PCB版图区别2022/11/11632022/11/192022/11/1164Fig.MET5&MVIA5patternP-subNWELLPWELLN-PKTP-PKTP-N-N+STIP+PETEOSTiSi2SiNUSGPSGWTi/TiNWWMET1MVIA1MET2MET3MET4MVIA2MVIA3MVIA4IMD2IMD3IMD4IMD1SiNPSGMET5PadM5SputterMET5AlignUV-CURINGMET5etchHDP-SRODepositionPE-TEOSdeposition2022/11/19Fig.MET5&MVIA5patternP-s65电路集成电路版图设计掩膜版制造光刻等制造工艺封装与测试2022/11/19电路集成电路2022/66光刻涂光刻胶

曝光

显影与后烘

腐蚀

腐蚀

2022/11/19光刻涂光刻胶曝光显影与后烘腐蚀腐蚀672022/11/192022/11/11682022/11/192022/11/11692022/11/192022/11/11702022/11/192022/11/11712022/11/192022/11/11722022/11/192022/11/11732022/11/192022/11/11742022/11/192022/11/11755.1引言版图(Layout)是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。设计规则是如何向电路设计及版图设计工程师精确说明工艺线的加工能力，就是设计规则描述的内容。包括几何设计规则、电学设计规则、布线规则。设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。因此不同的工艺，就有不同的设计规则。掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。2022/11/195.1引言版图(Layout)是集成电路从设计走向制造765.2版图几何设计规则

版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距、最小套刻间距等。设计规则反映了性能和成品率之间可能的最好的折衷。规则越保守，能工作的电路就越多(即成品率越高)；然而，规则越富有进取性，则电路性能改进的可能性也越大，这种改进可能是以牺牲成品率为代价的。描述几何设计规则的方法：微米规则和λ规则。2022/11/195.2版图几何设计规则版图设计规则：是指为了保证电路的77把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线路转换成硅芯片时所必需的掩模图形。层次与层次标记层次表示

含义

标示图

Nwell

N阱层

Active

N+或P+有源区层

Poly

多晶硅层

Contact

接触孔层

Metal

金属层

Pad

焊盘钝化层

2022/11/19把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线782022/11/192022/11/1179N阱设计规则编号描述尺寸(μm)目的与作用1.1N阱最小宽度10.0保证光刻精度和器件尺寸1.2N阱最小间距10.0防止不同电位阱间干扰1.3N阱内N阱覆盖P+2.0保证N阱四周的场注N区环的尺寸1.4N阱到N阱外N+距离8.0减少闩锁效应2022/11/19N阱设计规则编号描述尺寸目的与作用1.1N阱最小宽度80P+、N+有源区设计规则编号描述尺寸目的与作用2.1P+、N+有源区宽度3.5保证器件尺寸，减少窄沟道效应2.2P+、N+有源区间距3.5减少寄生效应2022/11/19P+、N+有源区设计规则编号描述尺寸目的与作用2.81Poly层的设计规则编号描述尺寸目的与作用3.1多晶硅最小宽度3.0保证多晶硅线的必要电导3.2多晶硅间距2.0防止多晶硅联条3.3与有源区最小外间距1.0保证沟道区尺寸3.4多晶硅伸出有源区1.5保证栅长及源、漏区的截断3.5与有源区最小内间距3.0保证电流在整个栅宽范围内均匀流动2022/11/19Poly层的设计规则编号描述尺寸目的与82Contact层的设计规则编号描述尺寸目的与作用4.1接触孔大小2.0x2.0保证与铝布线的良好接触4.2接触孔间距2.0保证良好接触4.3多晶硅覆盖孔1.0防止漏电和短路4.4有源区覆盖孔1.5防止PN结漏电和短路4.5有源区孔到栅距离1.5防止源、漏区与栅短路4.6多晶硅孔到有源区距离1.5防止源、漏区与栅短路4.7金属覆盖孔1.0保证接触，防止断条2022/11/19Contact层的设计规则编号描述尺寸目的与作用83Metal层的设计规则编号描述尺寸目的与作用5.1金属宽度2.5保证铝线的良好电导5.2金属间距2.0防止铝条短路2022/11/19Metal层的设计规则编号描述尺寸目的与作用84Pad层的设计规则编号描述尺寸目的与作用6.1最小焊盘大小90封装、邦定需要6.2最小焊盘边间距80防止信号之间串扰6.3最小金属覆盖焊盘6.0保证良好接触6.4焊盘外到有源区最小距离25.0提高可靠性需要2022/11/19Pad层的设计规则编号描述尺寸目的与作用6.85问题讨论阱的间距和间距的规则MOS管的规则接触

金属与有源区金属与多晶硅

VDD和VSS（衬底接触）2022/11/19问题讨论阱的间距和间距的规则2022/11/11865.3电学设计规则

电学设计规则给出的是由具体的工艺参数抽象出的电学参数，是电路与系统设计模拟的依据。不同的工艺线和工艺流程，电学参数有所不同。描述内容：晶体管模型参数、各层薄层电阻、层与层间的电容等。几何设计规则是图形编辑的依据，电学设计规则是分析计算的依据。2022/11/195.3电学设计规则电学设计规则给出的是由具体的工艺参数875.4布线规则电源线和地线应尽可能用金属线走线；多采用梳状结构，避免交叉。禁止在一条金属走线的长信号线下平行走过另一条用多晶硅或扩散区走线的长信号线。压焊点离芯片内部图形的距离不应少于20µm。布线层选择，尽可能降低寄生效应。2022/11/195.4布线规则电源线和地线应尽可能用金属线走线；多采用梳状88基本门电路版图阅读层次图例逻辑图电路图版图2022/11/19基本门电路版图阅读层次图例2022/11/11892022/11/192022/11/11902022/11/192022/11/11912022/11/192022/11/11922022/11/192022/11/11932022/11/192022/11/11942022/11/192022/11/11952022/11/192022/11/11962022/11/192022/11/11972022/11/192022/11/11982022/11/192022/11/11992022/11/192022/11/111005.5版图设计及验证

版图的构成版图由多种基本的几何图形所构成。常见的几何图形有：矩形（rectangle）、多边形（polygon）、等宽线(path和wire)、圆（circle）、弧（arc）等。

•版图布局布线

布局就是将组成集成电路的各部分合理地布置在芯片上。布局是有层次的：器件级、基本单元级以及功能块级布线就是按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。•单元和单元库的建立IC版图设计：基本元器件版图设计、布局和布线及验证5.5.1版图设计2022/11/195.5版图设计及验证IC版图设计：基本元器件版图设计、布101单元和单元库的建立在版图设计阶段，无论是全定制还是半定制版图设计一定都会用到单元或单元库。

所谓全定制设计方法就是利用人机交互图形系统，由版图设计人员从每个半导体器件的图形、尺寸开始设计，直至整个版图的布局布线。而在标准单元设计方法中，基本的电路单元(如非门、与非门、或非门、全加器、D触发器)的版图是预先设计好的，放在CAD工具的版图库中。这部分版图不必由设计者自行设计，所以叫半定制。所以在半定制设计中常用到标准单元法，标准单元是一种图形高度相等，但宽度可按设计需要自由给定的结构。在规定高度、可变宽度范围内，设计者可设计多种尺寸、多种功能的元器件。2022/11/19单元和单元库的建立在版图设计阶段，无论102单元和单元库的建立单元库里四种符号：符号（symbolview）抽象图（abstractview）线路图（schematicview）版图（layoutview）2022/11/19单元和单元库的建立单元库里四种符号：2022/11/11103单元和单元库的建立工艺文件（TechnologyFile）：各层的颜色、线型、显示等单层和双层性质视图（view）及其性质物理设计规则2022/11/19单元和单元库的建立工艺文件（TechnologyFile）1045.5.2版图设计中提高可靠性的措施

考虑电性能和热性能一、提高金属化层布线的可靠性

（1）大量的失效分析表明，因金属化层（目前一般是A1层）通过针孔和衬底短路，且A1膜布线开路造成的失效不可忽视，所以必须在设计布线时采取预防措施。例如尽量减少A1条覆盖面积，采用最短A1条，并尽量将A1条布在厚氧化层（厚氧化层寄生电容也小）上以减少针孔短路的可能。2022/11/195.5.2版图设计中提高可靠性的措施考虑电性能和热性能2105（2）

防止A1条开路的主要方法是尽少通过氧化层台阶。如果必须跨过台阶，则采取减少台阶高度和坡度的办法。例如对于厚氧化层上的引线孔做尺寸大小不同的两次光刻（先刻大孔，再刻小孔），以减小台阶坡度，如图所示。2022/11/19（2）防止A1条开路的主要方法是尽少通过氧化层台阶。如果必106（3）为防止A1条电流密度过大造成的电迁移失效，要求设计时通过A1条的电流密度J＜2×105A/cm2（即2mA/μm2），A1条要有一定的宽度和厚度。（4）对多层金属布线，版图设计中布线层数及层与层之间通道应尽可能少。2022/11/19（3）为防止A1条电流密度过大造成的电迁移失效，要求设计时107二、版图设计应考虑热分布问题

尽量降低芯片温度以降低失效率在整个芯片上发热元件的布局分布要均匀，不使热量过分集中在一角。在元件的布局上，还应将容易受温度影响的元件远离发热元件布置。在必须匹配的电路中，可把对应的元件并排配置或轴对称配置，以避免光刻错位和扩散不匀。要注意电源线和地线的位置，这些布线不能太长。

2022/11/19二、版图设计应考虑热分布问题2022/11/11108三、加强工艺监控

专门设计一组微电子测试图形监控工艺参数。

四、其他措施

1、元件尺寸的选择要适当2、保证电路参数的要求3、CMOS电路抗闩锁措施2022/11/19三、加强工艺监控2022/11/11109命令文件格式：Dracula、Diva等验证工作：DRCDesignRuleCheckerNE NetListExtractorERC ElectricalRuleCheckerSLOGNET CDL/SPICEFileTranslator

LVS LayoutversusSchematic5.5.3版图验证2022/11/19命令文件格式：Dracula、Diva等5.5.3版图验证110验证流程Cdl/spice网表slognet逻辑网表lvs版图数据命令文件ldc版图网表NGRLvs报错文件ldx

LEdrc，erc报错文件图形结果5.5.3版图验证

2022/11/19验证流程Cdl/spice网表slognet逻辑网表lvs版111CommandFileThreeBlocks:

DescriptionBlock

InputLayerBlock

OperationBlock2022/11/19CommandFile2022/11/11112DescriptionBlock*DESCRIPTION PRIMARY= TOP123 SYSTEM= GDS2 SCALE = .001MIC RESOLUTION = .25MIC INDISK = IN.GDS OUTDISK = OUT.GDS*END2022/11/19DescriptionBlock2022/11/11113InputLayerBlock*INPUT-LAYERNPLUS =1PPLUS =2METAL =3POLY =4CONTACT =6TEXT =10ATACH METALSUBSTRATE =BULK63CONNECT-LAYER =NSDPSDPOLYMETAL*END2022/11/19InputLayerBlock2022/11/11114LOGICALOPERATIONORCommandOR layer1 layer2layer3{output cname lnum}

ANDCommandANDlayer1 layer2layer3{output cname lnum}NOTCommandNOT