第2章计算机逻辑基础-2.9组合逻辑电路

概

念加法器及其制作地址译译实验结构模型一个逻辑电路，它在任一时刻的输出状态只与当时的输入状态有关，而与电路之前的状态无关。Input

XOutput

Z组合电路概

念加法器及其制作地址译译实验算术运算电路是许多数字设备的

部件，算术运算主要有加、减、乘、除4种模式，其中以加法器为最基本的算术运算，其他几种运算都可以用加法器来实现。加法器减法器乘法器除法器十进制半加二进制半加二进制全加01+011101

5+

2

615十进制全加+264113

110

1+

0

10

10因为是半加，所以十位运算时，不考虑个位进位。因为是半加，所以十位运算时，不考虑个位进位。只考虑2个加数A和B，不考虑低位进位输入。逻辑表达式：S=

A⊕B

=

AB

+

ABCi

=

ABCarry：进位Sum：求和低位向本位的进位ABSC0000011010101101逻辑电路图与图形符号ABSCoCOΣ只考虑2个加数A和B，不考虑低位进位输入。⊕ABSCABSC0000011010101101逻辑表达式：S=

A⊕B

=

AB+

ABCi

=

AB在半加器的基础上，不仅要考虑两数相加，还要考虑低位向本位的进位。竖式计算ABCO

ABΣ

A+BCi-1Σ

A

+B

+CCO

(A

+B)CCoS

ABCCo

Co1

Co2⊕ABSC逻辑表达式：S=

A⊕B

=

AB

+

ABCi

=

AB①按照其逻辑表达式画出相应的逻辑电路AB—A—BABC

=

ABS=

AB

+

AB半加器逻辑电路缺点：1、使用了3类

，结构复杂，不利于器件的采购和电路的制作；2、从工程的角度来看，这个方案很不经济，需要进行

设计。是否可以仅用同一类型的门电路来构成呢？⊕ABSC∴

Ci

=

AB

=

AB②用同一类型的门电路来构成半加器的逻辑电路AB—A—BABC

=

ABS=

AB

+

AB半加器逻辑电路∵对一个变量连续取反两次，则相当于还原变量，即A=A

A

B—ABC=

AB⊕ABSCS=

A⊕B

=

AB

+

ABAB—A—BABC

=

ABS=

AB

+

AB半加器逻辑电路②用同一类型的门电路来构成半加器的逻辑电路由定理A+B=A

B

可以推出：=

AB

AB—A—B

ABS=

AB

AB⊕ABSC逻辑表达式：Ci

=

AB

=

AB②用同一类型的门电路来构成半加器的逻辑电路半加器逻辑电路AABS=

AB

+

AB—A—BABS=

AB

AB—ABC=

ABBS

=

A⊕B=AB

+

AB

=

AB

AB

A缺点：“输入变—量”过多，除了输入变量A

与B之外，还有B

两个输入变量A与B。问题提出：如果只A

有输入变量A与B，电路是否更加简单？—解决办法：因为AB+AB是最小项，唯有采取B“配项消项法”。

C

=

AB用7个二输入与非门即可组成一个半加器⊕ABSC逻辑表达式：Ci

=

AB

=

AB③采用“配项消项法”减少输入变量半加器逻辑电路—A—BABS=

AB

AB—ABC=

ABBS=

A⊕B

=

AB

+

AB

==AABABABBABA∵无论A为0或1，AA始终为0∴

S=

AB

+

AB=

AB

+

AA

+

AB

+BB=

A(A+B)

+B(A+B)=

AAB

+BAB=

AABBAB⊕ABSC逻辑表达式：半加器逻辑电路Ci

=

AB

=

AB③采用“配项消项法”减少输入变量—A—BABS=

AB

AB—ABC=

ABBS=

A⊕B

=

AB

+

AB

=

AABBABA—ABBABABAABC=

ABS

=

AABBAB用5个二输入与非门即可组成一个半加器半加器图形符号ABSCoCOΣ用5个与非门组成的半加器—ABBABABAABC=

ABS

=

AABBAB⊕ABSC半加器逻辑电路图COAB

ABCOCi-1

A

+B

+C(A

+B)CCo全加器逻辑电路图Σ

A+B

Σ

全加器的进位Co

=Co1

+Co2用“2个半加器+1个或门”组成一个全加器—ABBABABAABCo1=

ABSo

=

AABBAB—S

Co

iCiSoCiS

S

Co

o

iCo2

=

SoCiS1CoCi其中，Ci为来自低位的进位全加器的和S1=SoSoCi

CiSoCiCOBABCOΣA+B

Σ

A

+B

+CCo全加器逻辑电路图由定理A

+B=A

B可知：Co1=

ABCo2

=

SoCi—ABBABABABSo

=

AABBAB—S

Co

iCiSoCiS

S

Co

o

iS1Ci经过两次取反还原了—AB—SoCi

—ACBi-1—ASoCi(A

+B)C

Co—SoCi—ABCoCo用“2个半加器+1个或门”组成一个全加器简化后的全加器逻辑电路BABAABSo

=

AABBAB—SoCiC

S

Ci

o

iS

S

Co

o

iS1Ci—AB—SoCi

Co9个与非门即可组成一个全加器，可使用3片二输入四与非门74HC00来实现：简化后的全加器逻辑电路尽管通过化简之后得到了一个方案更加优化的全加器逻辑电路，但还需要进一步工程化才能用于制作PCB电路板，比如，器件的选型、电路的布局、PCB的绘制与制作以及实验方案的设计。3个多余的与非门：为了提高电路的

性能，进行接地处理概

念加法器及其制作地址译译实验译

是计算机最常用的逻辑部件之一。它是一个多输入、多输出的组合逻辑电路，作用是对输入代码进行“翻译”，使传输通道中相应的一路或多路有信号输出。1010在半导体

器中

的数据以“字”为单位。假设有N个字，为了寻找这些字，必须给每个“字”一个唯一的编码，这个编码称为地址，故有N个地址。储物柜(“地址”)就要给有NCPU向 器输入一个二进制地址，地址译出一个唯一的选通信号找到相应的字，因此地址译个选通信号输出。Y2n-1●●●●●●进制地址输入信使能输入CPU地址译n位二进制地址2n个选通信号2n个选地址14地址1址地址址地址地地址地址地址地址地

2 地址3AD0

D101

010

1AD0

=

AD1

=

A1-2线译

逻辑图1-2线译

功能表由于1个输入变量A仅有1种不同的状态，因而可以译出2个输出信号D0、D1，故该图为1线输入、2线输出译

，简称1线-2线译

。进一步推广将得出如下结论：2线输入可译码为4位输出，如74HC139；3线输入可译码为8位输出，如74HC138；4线输入可译码为16位输出，如74HC154。下面以74HC138为例重点介绍译

的原理74HC138将3位二进制码转换为8位输出信号，这8位输出信号相对于输入的3位二进制码的8种编码始终只有1位输出有效(低电平有效)。ABCE3

E2

E1Y0Y1Y2

Y3G1G2G3G4

G5Y4

Y5

Y6

Y7G7

G8

G9

G10

G11

G12

G13

G14YeG612ABC345E1E2E36151413121110Y0Y1Y2Y3Y4Y5Y6Y79774HC138逻辑电路图图形符号74HC138将3位二进制码转换为8位输出信号，这8位输出信号相对于输入的3位二进制码的8种编码始终只有1位输出有效(低电平有效)。数据输出端，低电平有效。数据输入端，Ye输出1时，G7~G14打开，Y0~Y7正常输出。使能控制端，Ye=

E1·

E2·E3。可以用于译扩展。逻辑表达式ABCE3

E2

E1Y0Y1Y2

Y3

Y4

Y5Y6

Y7G1G2G3G4G5G6G7G8G9G10G11G12G13G14YeY0

CBA1Y

C

B

AY2

C

B

AY3

CBA4Y

C

B

AY5

CBAY6

CBAY7

C

B

A逻辑表达式Ye=E1·E2·E3。001E1E2E3非门G5E1非门G4E2与门G6Ye结论：只有当

E1、E2、E3分别为0、0和1时，与门G6的输出Ye才为1。逻辑表达式Y0

=

C•

B•

AABC当Ye=1时，输出与非门G7-G14被打开。非门G1A非门G2B与非门G7Y0非门G3C输入输出E1E2E3CBAY0Y1Y2Y3Y4Y5Y6Y71

×

××××11

1

1

1111输×出1禁能×××11

无选1

通1信号1输1出11×

×

0×××11

1

1

1111000

10

10000110

选通Y0通道11111100100

101011

0

1

11110输00

1出0使能1011010111

1

0

11

1

1

011111100

110111

1

1

101100

111011

1

1

110100

111111

1

1

1110概

念加法器及其制作地址译译实验123连接顺序：1

1

1

1

1

1

1

11

1

1

1

1

1

1

11

1

1

1

1

1

1

1全为高电平， 工作状态只有一个为低电平0，其余7个输出引脚全为高电平1输入输出E1E2E3CBAY0Y1Y2Y