微机原理与接口技术第2章课件

第2章中央处理器'''第2章中央处理器'''1

本章介绍微型计算机的核心部件CPU，这一部分的重点内容如下：1、8086/8088CPU的内部结构、外部引脚功能及与其它部件的连接（编程结构、功能结构、引脚功能与CPU子系统）2、8086/8088CPU的总线周期时序（最大/小模式下的总线读周期、总线写周期、中断响应周期、总线请求和总操作授予时序等）本章还将简要介绍如下的内容：80186～Pentium4～超线程处理器和双核处理器的发展和继继承。'''本章介绍微型计算机的核心部件CPU，这一部22.18086/8088CPU1978年,Inter公司推出了8086CPU，这是一种当时最先进的高性能的16位的微处理器，为了适应市场，1981年Intel在1981年推出准16位的微处理器8088CPU。2.1.18086/8088CPU的主要特征8086和8088的不同之处

A.8086CPU内部的指令队列为6字节,而8088为4字节的指令队列.B.8086和8088CPU的内部数据总线宽度都为16位，但8086对外的数据总线宽度是16位，而8088对外的数据总线宽度是8位。'''2.18086/8088CPU1978年,Inter32.8086/8088CPU的主要特征

8086/8088CPU是大规模集成电路芯片，其中包含有29000多个晶体管。采用双列直插式封装，有40个外接引脚，使用+5伏电压供电，CPU的时钟频率可采用5M、8M或者10M。这是它在电子学方面的特征，从计算机科学方面来看，它有如下的的功能特征：1）指令系统较完备，有100多条基本指令。2）*寻址方式灵活多样，指令的基本寻址方式有顺序寻址、相对寻址2种，数据的基本寻址方式立即数寻址、寄存器寻址、存储器寻址三种3）使用20位地址线对存储器寻址，存储器的物理容量可达1MB。'''2.8086/8088CPU的主要特征'''44）使用16位的地址线对I/O端口寻址，I/O端口数可达64KB。5）片内数据总线都是16位的，8086的系统数据总线也是16位，但8088的系统数据总线是8位的。6）具有软件中断和硬件中断（可屏蔽中断、非屏蔽中断）的处理能力，中断源可以多达256个（即中断号可以有256个）。7）*具有最大模式和最小模式这两种工作模式，在最大模式下，允许系统中存在其它的处理器（控制器或称总线主模块），在总线控制器8288的协助下，系统具有协调管理总线的能力。8）具有出让总线，配合DMA控制器的请求，由DMA控制器控制总线，进行DMA传送的功能。9）向下兼容8080/8085指令。'''4）使用16位的地址线对I/O端口寻址，I/O端口数可达6452.1.28086/8088的编程结构这一部分内容我们已经学过了,这里略过。'''2.1.28086/8088的编程结构这一部分内容我们62.1.38086/8088CPU的功能结构'''2.1.38086/8088CPU的功能结构'''7*从8086/8088CPU的功能结构图可以看出,这个芯片的内部按功能划分成执行单元（EU）和总线接口单元（BIU）两个相对独立的部件。EU负责指令的执行，BIU负责片内总线与系统总线之间信息（指令、状态、数据）的传送控制。这里需要指出的是，在IBM/PCXT微机出现之前，所有计算机在执行指令时的取指令和执行指令这两个步骤一定是串行执行的，而8086/8088CPU中使用了指令队列技术之后，才使EU和BIU有可能并行工作。（所以说：独立是相对的，并行是部分的。）'''*从8086/8088CPU的功能结构图可以看出,这个芯片81、*执行单元执行单元中的部件主要由冯诺伊曼体系结构中的运算器和控制器的主要部分构成。运算器主要由算术逻辑运算单元ALU，暂存寄存器A、B，标志寄存器F，8个通用寄存器AX、BX、CX、DX、SP、BP、SI、DI。（1）ALU的核心是16位的全加器和16位逻辑与移位寄存器所组成，其主要功能是执行各种算术和逻辑运算并将结果送到指定的某一通用寄存器中，同时它还要将运算中的一些状态反馈到标志寄存器中。当然，它还要负责16位的有效地址的运算。'''1、*执行单元'''9（2）用寄存器组（略）（3）状态标志寄存器F（略）（4）EU控制器

EU控制器继承了传统计算机控制器的大部分功能：指令译码、时序微操作控制信号的产生与发布等，直接控制EU本身和CPU的其它部件完成指令所规定的功能。（传统CPU的控制器控制CPU和计算机的其它部件）'''（2）用寄存器组（略）'''102.总线接口单元BIU*微机在工作时，总是有许多信息需要在CPU和存储器及I/O设备之间进行传输，如CPU需要到存储器取指令、数据，CPU需要将运算结果存储到存储器或传送到某外部设备等。8086以前的微机对这些传输的控制信号全部来之于CPU内的控制器。8086以后的微机对此作为改进，对CPU内部各部件的控制信号直接来之于EU控制器，而对CPU外的存储器，I/O接口的控制信号则来之于总线控制器。

*总线接口单元的功能是在“CPU与存储器、I/O接口电路进行信息传输”时起控制作用。当然通过后面章节的学习，我们还会知道，CPU在必要的时候，还会将这个总线控制权出让给系统中的其它主控设备。'''2.总线接口单元BIU'''11前面已经说过，总线接口单元BIU的工作是控制指挥CPU和存储器及I/O接口之间的信息交换工作。这些工作的各个细节是由BIU中的几个电路实现的。（1）地址加法器∑它将16位的段基值左移4位后与从16位的内部数总线送来的偏移地址值相加后形成20位的物理地址送到地址总线，用于对存储器的寻址。如果是计算的是指令地址，则16位的偏移地址一般来之于IP寄存器。

BIU内部的4个段寄存器、一个IP指令指针寄存器的功能作用这里就不再讲了。（2）指令队列缓冲器（6或4字节）这里一个先进先出的指令队列，用于保存从存储器中取出的的若干条指令。*（这个部件不负责指令分析，这里存放的是未译码的指令。）由于总线部件中安排了这个指令队列缓冲器，EU要执行指令时，是从这个队列中取指令，而不必到存储器取指令，所以EU在执行指令时，BIU仍然可以利用总线到存储器取指令，这样就实现了EU和BIU的并行工作，使计算机的工作效率得到成倍的提升。但我们决不能因为这一点就说8086/8088是流水CPU。'''前面已经说过，总线接口单元BIU的工作是控制指挥CPU和存储122.1.4流水线技术'''2.1.4流水线技术'''13图2-3（B）8086/8088CPU并行处理示意图8086/8088CPU是CISCCPU，它对不同指令的执行步骤和执行时间是不相同的，甚至指令长度都不相同，所以无法构成真正的流水计算机。'''图2-3（B）8086/8088CPU并行处理示意图8014取指1取指2取指3取指4取指5取指6取指7取指8取指9取指10取指11取指12译码1译码2译码3译码4译码5译码6译码7译码8译码9译码10译码11取数1取数2取数3取数4取数5取数6取数7取数8取数9取数10执行1执行2执行3执行4执行5执行6执行7执行8执行9存数1存数2存数3存数4存数5存数6存数7存数8取指部件译码部件取数部件执行部件存储结果部件取指1译码1取数1执行1存数1取指2译码2取数2执行2存数2取指3译码3非流水执行情况图2-3C五级流水计算机流水示意图要求，指令码长相等，每条指令有相同的执行步骤，每个步骤执行时间相等。精简指令集（RISC）计算机符合上述要求。（但流水机并不一定是RISC机。）'''取指1取指2取指3取指4取指5取指6取指7取指8取指9取指1152.1.58086/8088CPU的最大模式和最小模式1.8086CPU的最小模式子系统图2.1.5-18086CPU的最小模式子系统*注意:MN/MX的接法,这里接高电平,若是最大模式系统,应接低电平,否则系统不能正确工作。'''2.1.58086/8088CPU的最大模式和最小模式116使用8086CPU构成一个最小模式子系统，需要有以下的最基本的配套芯片：

1）8086CPU芯片一片

2）8082(或74LS373)地址锁存器三片

3）8286(或74LS245)数据总线收发器二片

4）8284时钟发生器一片

5）数据存储器芯片若干片

6）必要的输入输出设备接口电路'''使用8086CPU构成一个最小模式子系统，需要有以下的最基本172、处于最大模式下的8086CPU子系统所谓最大模式：即系统中除了8086这一个主CPU外，还存在其它可以控制总线的从CPU，如：8087（浮点运算器），8089IOP（通道处理器）等，由于电路中有了多个的需要控制总线的设备，这就要有一个总线控制器，INTER公司提供的8288总线控制器，就是专为8086配套使用的芯片。所以，当8086处于最大模式下，除了必须要有最小模式下的那些基本配置外，电路中还必须要有一片8288总线控制器，总线控制器有的时候是要代替主CPU进行发号施令的。'''2、处于最大模式下的8086CPU子系统'''18图2.1.5-2最大模式下的8086CPU子系统

比最小模式多出了一片的8288总线控制器,CPU不再直接发出对系统总线对存储器I/O接口的控制信号,而仅发出S0、S1、S2三位总线状态信号给8288，然后由8288对总线及存储器，I/O端口进行控制。'''图2.1.5-2最大模式下的8086CPU子系统192.1.68086/8088CPU芯片引脚功能介绍

8088的第28号引脚为IO/M极性与8086的相反8088的数据总线只有8位。'''2.1.68086/8088CPU芯片引脚功能介绍

8020*8086/8088共有40个引脚，我们把这些引脚分成二个部分：1、保证CPU能够正常工作的+5V电源线引脚1个、接地线引脚2个，复位信号RESET引脚1个，CPU时钟信号输入引脚（CLK）1个，工作模式选引脚（MN/MX）1个，一共6个。这6个引脚的信号全部由外部输入，且不可悬空。2、与计算机系统总线相连的地址线/数据线，地址线/状态线复用引脚、用于控制用的命令信号线和外部请求信号线、外部状态信号线等。这34个引脚有的用于向CPU输入信息，有的用于CPU向外部发送命令及工作状态，有的用于地址及数据的传送等。有的是单向信息引脚，有的是双向信息引脚，有的甚至是三态引脚。下面,我们先全面的介绍8086CPU处于最小模式下的引脚功能，然后再介绍最大模式下引脚功能的一些变化情况。当然，也要指出8088与8086的不同之处。

'''*8086/8088共有40个引脚，我们21三态引脚功能介绍：'''三态引脚功能介绍：'''22Vcc：(40)电源信号。这是供给8086/8088芯片电源的，电源引脚Vc。接入电压为＋5V。接地线（1号引脚和20号引脚）CLK：(19)时钟信号，输入信号,CLK来源于8284时钟发生器，8088的CLK时钟频率f=5MHz,即时钟周期T为200ns,时钟信号CLK用于在8086/8088CPU和8288总线控制器中产生时序信号，控制8086/8088内部和总线设备按时序操作。

8086的时钟频率=5MHz8088的时钟频率=5MHz8086-1的时钟频率=8MHz8086-2的时钟频率=10MHz1.保证CPU能正常工作的5个引脚'''Vcc：(40)电源信号。这是供给8086/8088芯片电234）RESET：(21)

复位信号，输入。RESET来源于8284时钟发生器，当它为高电平时完成CPU复位，RESET信号必须保持有效（高电平）至少4个时钟周期，才可以完成CPU内部的复位过程。复位的工作包含将CS置为0FFFFH和将IP置为0000H，复位后，即当RESET信号由高变低时，8086/8088重新启动执行，此时，CPU将从CS：IP形成的存储器物理地址去取第一条指令，从而开始执行程序的工作。5）MN/MX(33)

单向输入引脚，当其为高电平时，CPU工作于最小模式，当其为低电平时，CPU工作于最大模式。'''4）RESET：(21)'''24与系统三总线相连的34个引脚1）AD15～AD0，（2~16、39）十六条的地址/数据分时复用线，三态功能，作为地址线时为单向输出，作为数据线时为双向（输入/输出）。如为8088CPU，则数据线仅使用低8位。其高8位A15～A8为地址线专用。2）AD19/S6～AD16/S3（35~38）高4位地址/状态复用线，三态功能，单向输出。S4，S3的含义如表4-2所示，S5=1，表示当前IF=1，CPU处于允许可屏蔽中断状态，S5=0，表示当前IF=0，CPU处于禁止可屏蔽中断状态。S6=0，表示当前CPU正与系统总线相连，S6=1，表示当前CPU与系统总线的关系处于悬空状态。'''与系统三总线相连的34个引脚'''253）BHE/S7：（8086的34#引脚）*高8位数据总线允许/状态线，输出信号，低电平有效。BHE仅用于8086。读写存储器时，BHE和A0配合使用，详见下图。S7没有定义。BHEA0传送字节所用数据引脚00同时传送高、低两个字节AD15~AD001传送奇地址单元(高字节)AD15~AD810传送偶地址单元(低字节)AD7~AD011不传送'''3）BHE/S7：（8086的34#引脚）*高8位数据总线允264）RD（32）：读命令线，单向输出，三态，低电平有效，用于将选定的存储单元或外设端口中的数据读出到数据总线。5）HOLD（31）：总线请求信号线，单向输入，高电平有效，若系统中有且仅有一片的从处理器，其若要使用总线，必须从该引脚向CPU提出总线请求。6）HLDA（30）：总线应答信号线，单向输出，高电平有效，CPU在接到HOLD信号时，向从处理器发出的总线应答信号，若该线为高电平时，CPU从内部将所有的三态总线断开，使其处于高阻抗状态，同时协处理器接管总线控制权。7）WR写命令线（29）：单向输出，三态，低电平有效，用于对选定的存储单元或外设端口进行写入操作。8）M/IO存储器/外设选择信号线（28），单向输出，三态，高电平时，表示当前地址信息对存储器操作，低电平时表示当前的地址信息对外设端口操作。向总线上发出地址信号和控制信号,从而控制总线的模块叫作总线主模块（又叫系统主模块）。通常CPU是总线主模块，此外最常见的总线主模块是DMA（直接存储器访问）控制器。'''4）RD（32）：读命令线，单向输出，三态，低电平有效，279）DT/R（27）：数据流向控制线，单向输出，三态，用于对总线收发器进行数据流向控制。高电平时控制数据从CPU流向存储器或I/O端口，低电平时控制数据从存储器或外设端口流向CPU。10）DEN（26）：单向输出，三态，这是CPU提供给数据总线收发器的一个控制信号，其为低电平有效时，表示CPU正在和存储器或I/O交换数据。当DMA控制器为主控模块时，其引脚处于高阻态（第三态）。该引脚和DT/R引脚都用于对数据总线收发器进行控制。 11）ALE（25）：地址锁存允许信号，单向输出，在每一个总线周期的T1时钟周期输出高电平有效信号，供地址锁存器锁存地址信息。在T2及以后的时钟周期无效。'''9）DT/R（27）：数据流向控制线，单向输出，三态，2812）INTA(24)中断响应信号，低电平有效，三态输出，当CPU接到外设接口的可屏蔽中断请求后，经分析判断后，认为应该响应该中断请求，CPU会通过该引脚向中断控制器8259发出二次的INTA信号作为应答。13）INTR(18)中断请求信号输入引脚，高电平有效，若从该引脚输入一个高电平信号，CPU就认为外部有一个中断请求产生，一般情况，这个信号来之于8259A中断控制器。14）NMI(17)不可屏蔽中断输入引脚，高电平有效，若从该引脚输入一个高电平，CPU认为产生了不可屏蔽中断请求。15）READY(22)准备好信号，单向输入，对于一些慢速的存储器芯片或外设，CPU无法在一个读/写总线周期内完成对其的读/写操作，一般要在T3状态之后插入TW状态，直到在READY引脚处检测到高电平的就绪信号才转入T4状态，结束读写操作。'''12）INTA(24)中断响应信号，低电平有效，三态输出2916）TEST(23)测试信号引脚，输入信号，低电平有效。这是用来测试8087协处理器工作状态的信号引脚，以使8086和8087协同工作。若TEST=0，8087当前不工作，则8086继续执行下一条指令；若TEST=1，表示8087正在工作，此时8086执行WAIT指令，等待8087工作结束。'''16）TEST(23)测试信号引脚，输入信号，低电平有效。30最大模式下的引脚功能在最大模式下，仅有24～31这八条引脚的功能发生了变化，其它引脚没有变化，下面对这八条引脚作说明：1）31、30这两条引脚的功能为RQ/GT0、RQ/GT1，每一条都为一个类似于DMA控制器的从处理器服务，当它们要使用总线时，从RQ/GT0或RQ/GT1向CPU提出总线请求，CPU的应答信号仍从原线送出。2）LOCK(29)：总线封锁信号，低电平有效，输出信号；三态。IBMPC/XT微型计算机的CPU和DMA可分别管理总线，当CPU管理总线时，LOCK为低电平，表示总线封锁，禁止DMA使用总线；LOCK为高电平表示不封锁。当DMA管理总线时，LOCK为浮空高阻。'''最大模式下的引脚功能'''313)S2,S1,S0状态线(26~28)：三态输出。这是CPU提供给8288总线控制器用来产生总线控制信号的。控制信号包括存储器读／写信号，I/O读／写信号等，见表2-1。'''3)S2,S1,S0状态线(26~28)：三态输出。这324）QS1、QS0：指令队列状态信号，输出。QS1,QS0两个信号组合起来提供了前一个时钟周期（即总线周期的前一个状态）中指令队列的状态，以便外部（如8087）对8086/8088CPU内部指令队列的操作跟踪。见表2-2'''4）QS1、QS0：指令队列状态信号，输出。QS1,QS338088最小模式下的总线状态

最小模式下引脚（8088)1)M/IO：当M/IO=0时，选择M；当IO/M=1时，选择I/O端口

2)DT/R：数据发送／接收选择信号。DT/R=0，接收数据，表示输入或者读；DT/R＝1，发送数据，表示输出或者写。

3)SS0：系统状态信号。在最小模式下，这三个信号引脚的组合意义参见表2-30'''8088最小模式下的总线状态最小模式下引脚（8088)342.1.7CPU对存储器的管理

8086/8088对CPU的管理采用分段管理方法，在汇编语言课程中已十分详细的讲过，这里不讲了。'''2.1.7CPU对存储器的管理'''352.2CPU子系统

8086/8088CPU芯片在具体应用中有最小模式和最大模式这两种用法。我们在前面已经给出这两种模式的CPU子系统，IBMPC/XT机型工作在最大模式下。2.2.18284时钟信号发生器向CPU提供一个占空比为1：2的频率信号，CPU及微机中的各部件的时序信号都是以此为基准。另外，8284还可输出3倍频的时钟信号OSC(15Mhz)及计算机主频的2分频信号PCLK(2.5Mhz)。选择不同的石英晶体可以得到不同的输出频率，如用于对8086/8088CPU的配套使用，则时钟频率应为5MHz。2.为外部要送给CPU的复位（RES）和就绪信号（RDY）提供整形服务。'''2.2CPU子系统向CPU提供一个占空比为1：2的频率信362.2.28288总线控制器和8289总线仲裁器*如果一台微机系统中除了CPU之外，还有其它的一些可以控制和使用总线的协处理器（或叫主控模块），则有必要在系统中增加一片8288总线控制器，有时还要再增加一片8289总线仲载器。下面我们分几种情况展开。1）除CPU外，还有一片的8237DMA控制器，这种情况其实在最小模式下就可以，没必要增加8288或8289芯片。因为8086/8088CPU具备在最小模式下和8237配合，协调管理总线的能力。（HOLD和HLDA两个引脚与其片内的三态控制电路功能。）当然要使用最大模式也可以。2）除CPU外，系统中还有一片的8237和一片的8089通道协处理器，系统必须工作于最大模式（要使用RQ/GT0、RQ/GT1），这时必须增加一片的8288总线控制器用于发送CPU在最小模式下的一些总线控制信号。

'''2.2.28288总线控制器和8289总线仲裁器'''373）除CPU外，系统中要使用一片8087进行浮点数运算，这时要增加一片的8288总线控制器，系统工作于最大模式。在这种配置下，系统中还可以增加两片的协处理器，如8237DMA控制器，8089通道协处理器等。4）如果系统中协处理器个数比上面第三种的情况还要多，这时要进行硬件级连操作，同时还要再增加一片的8289总线仲裁器对各处理器的总线请求进行促裁。同学们通过图2-4可以看出，8086/8088CPU在最小模式下，CPU是直接通过本身的相关引脚（24～31引脚）向存储器或I/O接口发送各种总线操作控制命令的，而在最大模式下，CPU仅向8288发送S2、S1、S0三位状态信号，8288再根据时序要求，向总线发送各种控制命令。'''3）除CPU外，系统中要使用一片8087进行浮点数运算，这时381.8288组成原理8288的任务是接收8086/8088CPU来的三位状态信号,在CLK时钟信号的配合下,在其内部产生存储器或I/O接口的读/写控制命令和各种总线控制信号。其外部引脚和内部逻辑框图如图2-10所示。其内部共分成4个部件。左边两个模块为信号输入及分析模块，右边两个模块为命令及控制信号产生模块。下面对其相应引脚作说明：'''1.8288组成原理8288的任务是接收839一、S2、S1、S0CPU来的总线状态信号，输入8288内部的译码电路将其译成表2-1中的相应命令输出。二、控制逻辑电路中的引脚1）CLK输入，CPU的时钟频率。2）AEN来之于DMA控制器的控制信号，其为低平时允许8288工作，其为高电平时8288不输出控制信号。3）CEN片选输入端，CEN为高电平，AEN为低平时，8288才能正常工作。4）IOB8288的工作方式设定IOB=1，控制I/O总线，否则控制系统总线。'''一、S2、S1、S0CPU来的总线状态信号，输入40三命令发生器的输出信号1）MRDC低电平有效的存储器读命令，300纳秒的低电平脉冲信号。2）MWTC低电平有效的存储器写命令，300纳秒的低电平脉冲信号。3）AMWC存储器超前写，与MWTC信号类似，只是提前一个时钟周期输出4）IORC外设端口读命令5）IOWC外设端口写命令6）AIOWCI/0端口超前写，与IOWC信号类似，只是提前一个时钟周期输出7）INTA中断响应命令控制信号发生器发出的总线控制命令1）ALE地址锁存命令2）DEN数据总线允许信号3）DT/R数据发送/接收信号4）MCE/PDEN：*当8288工作系统总线方式，并且系统中又使用了多个中断控制器8259A构成的联机时中断系统，用MCE作为联机允许信号。当8288工作于I／O总线方式时，用PDEN作为允许信号。允许数据收发器为I／O总线使用。

如果8288工作于系统总线方式，有系统中未采用级联中断，则MCE／PDEN信号不用。在IBMPC/XT中就属这种情况。

'''三命令发生器的输出信号'''412.2.38087/80287/80387数据协处理器与8086/80286/80386配合工作,负责数据的高速处理。2.2.4一个典型的CPU子系统'''2.2.38087/80287/80387数据协处理器2.42CPU子系统的功能

CPU子系统（若包含了存储器，则称为微机主机）的功能是控制微型计算机的工作，即CPU子系统通过发出控制命令控制CPU与存储器或I/O交换数据。它主要分成如下的5个步骤。1）*启动和复位电源就绪---时序信号电路8284工作---在CLK信号、RESET信号的作用下CPU复位。2）取复位后的第一条指令等操作地址加法器送出0FFFF0H地址码，IP指向下一条指令，总线控制器发出ALE有效信号，锁存地址以准确的选定该存储单元---CPU或总线控制器发出读命令读取指令码---CPU译码----执行指令(JMPSTART)—更改当前IP（跳转到START处）。3）地址加法器送出有效地址码，IP指向下一条指令，总线控制器发出ALE有效信号，锁存地址以准确的选定该存储单元---CPU或总控制器发出读命令读取指令码---CPU译码----执行指令（这里的执行可能是各种各样的，如算术运算、逻辑运算、浮点运算等，当然在运算器执行运算时还可能要到存储器/外设取数，运算后可能还存数到存储器/外设）。'''CPU子系统的功能'''434）发出操作数所在的存储单元地址或外设端口号，M/IO线有效、ALE线有效，稳定有效的锁定相应的存储单元或外设端口。5）发出DEN信号、读/写（RD/WR）完成CPU对存储器或外设的读/写。读是CPU接收数据，写是CPU发送数据，如果是8086子系统，在送出存储器地址时还要给出有效的BHE信号。图2-11CPU子系统原理图说明详见教材P29'''4）发出操作数所在的存储单元地址或外设端口号，M/IO线有效444.用简化后的CPU子系统逻辑框图说明子系统在计算机的位置.微机的核心、如再加上必要的电源、时序电路、存储器芯片就是主机。'''4.用简化后的CPU子系统逻辑框图说明子系统在计算机的位452.2.5CPU的工作时序为了使计算机的各个部件之间能够有秩序的协调一致的工作,必须建立计算机的工作时序。我们知道，计算机最基本的时间标准是它的时钟周期，时钟周期与CLK时钟频率互成倒数关系，计算机所有的动作都是以它为标准，在它的节拍控制下操作的。

'''2.2.5CPU的工作时序'''46

1.微处理器的时序概念微处理器各个引脚上输出的信号是与时间有关的，在不同的时间段里微处理器同一引脚上输出的信号可能是不相同的，这些信号都受计算机中的一个时钟信号发生器发出的一个统一的时钟信号所控制。在这一时钟信号的控制下微处理器是一个节拍一个节拍的工作的。从时序的角度考虑，微处理器在执行指令时有三种周期：时钟周期（节拍）、总线周期、指令周期。'''1.微处理器的时序概念'''472)总线周期：指的是微处理器读/写一次存储器或I/O设备所要的时间，如读总线周期、写总线周期。通常一个总线周期由若干个时钟周期所组成。总线周期有时也称为机器周期3)指令周期：微处理器执行一条指令所需要的时间，通常指令周期由若干个总线周期所组成。由于微处理器的指令众多，每一条指令的复杂程度不同，所以所需的指令周期也不相同，我们不可以在这里针对不同的指令来讨论指令周期，实际上也没有这个必要，因为每一条指令周期都是由若干条总线周期所组成，复杂的指令所包含的总线周期多一点，而简单的指令所包含的总周期少一点。所以我们只讨论总线周期就可以明了微处理器与外部的时间关系。1)时钟周期:微处理器时钟频率的倒数，一般以纳秒计。如一台计算机的时钟频率为5MHz,那么它的时钟周期为２００纳秒。8086/8088计算机时钟的占空比为1/3，即一个时钟周期内高电平部分时间和低电平部分时间之比为1：2。'''2)总线周期：指的是微处理器读/写一次存储器或I/O设备所48注：最大模式下存储器读周期与此也完全一样'''注：最大模式下存储器读周期与此也完全一样'''49''''''50''''''51早期四位机的读总线周期'''早期四位机的读总线周期'''52早期的四位机的写总线周期'''早期的四位机的写总线周期'''53（四）8086/8088总线周期时序与主要操作T1状态、T2状态、T3状态、T4状态TW状态、TI状态'''（四）8086/8088总线周期时序与主要操作T1状态、T254最小模式下的总线读周期'''最小模式下的总线读周期'''55''''''56最大模式下的总线周期最大模式下的总线读周期MRDC'''最大模式下的总线周期最大模式下的总线读周期MRDC'''57最大模式下的总线写周期'''最大模式下的总线写周期'''58''''''593WAIT（等待状态）需要外加一个硬件（等待状态发生器）RDY经8284同步后作用于CPU的READY引脚。'''3WAIT（等待状态）需要外加一个硬件（等待状态发生器）'604、中断操作响应周期'''4、中断操作响应周期'''615、总线请求和总线授予（保持）操作时序'''5、总线请求和总线授予（保持）操作时序'''622.380186CPU和80286CPU介绍先不讲,让学生自己阅读2.432位微处理器先不讲,让学生自己阅读'''2.380186CPU和80286CPU介绍'''638086/8088的存储器组织'''8086/8088的存储器组织'''64''''''65''''''66第2章中央处理器'''第2章中央处理器'''67

本章介绍微型计算机的核心部件CPU，这一部分的重点内容如下：1、8086/8088CPU的内部结构、外部引脚功能及与其它部件的连接（编程结构、功能结构、引脚功能与CPU子系统）2、8086/8088CPU的总线周期时序（最大/小模式下的总线读周期、总线写周期、中断响应周期、总线请求和总操作授予时序等）本章还将简要介绍如下的内容：80186～Pentium4～超线程处理器和双核处理器的发展和继继承。'''本章介绍微型计算机的核心部件CPU，这一部682.18086/8088CPU1978年,Inter公司推出了8086CPU，这是一种当时最先进的高性能的16位的微处理器，为了适应市场，1981年Intel在1981年推出准16位的微处理器8088CPU。2.1.18086/8088CPU的主要特征8086和8088的不同之处

A.8086CPU内部的指令队列为6字节,而8088为4字节的指令队列.B.8086和8088CPU的内部数据总线宽度都为16位，但8086对外的数据总线宽度是16位，而8088对外的数据总线宽度是8位。'''2.18086/8088CPU1978年,Inter692.8086/8088CPU的主要特征

8086/8088CPU是大规模集成电路芯片，其中包含有29000多个晶体管。采用双列直插式封装，有40个外接引脚，使用+5伏电压供电，CPU的时钟频率可采用5M、8M或者10M。这是它在电子学方面的特征，从计算机科学方面来看，它有如下的的功能特征：1）指令系统较完备，有100多条基本指令。2）*寻址方式灵活多样，指令的基本寻址方式有顺序寻址、相对寻址2种，数据的基本寻址方式立即数寻址、寄存器寻址、存储器寻址三种3）使用20位地址线对存储器寻址，存储器的物理容量可达1MB。'''2.8086/8088CPU的主要特征'''704）使用16位的地址线对I/O端口寻址，I/O端口数可达64KB。5）片内数据总线都是16位的，8086的系统数据总线也是16位，但8088的系统数据总线是8位的。6）具有软件中断和硬件中断（可屏蔽中断、非屏蔽中断）的处理能力，中断源可以多达256个（即中断号可以有256个）。7）*具有最大模式和最小模式这两种工作模式，在最大模式下，允许系统中存在其它的处理器（控制器或称总线主模块），在总线控制器8288的协助下，系统具有协调管理总线的能力。8）具有出让总线，配合DMA控制器的请求，由DMA控制器控制总线，进行DMA传送的功能。9）向下兼容8080/8085指令。'''4）使用16位的地址线对I/O端口寻址，I/O端口数可达64712.1.28086/8088的编程结构这一部分内容我们已经学过了,这里略过。'''2.1.28086/8088的编程结构这一部分内容我们722.1.38086/8088CPU的功能结构'''2.1.38086/8088CPU的功能结构'''73*从8086/8088CPU的功能结构图可以看出,这个芯片的内部按功能划分成执行单元（EU）和总线接口单元（BIU）两个相对独立的部件。EU负责指令的执行，BIU负责片内总线与系统总线之间信息（指令、状态、数据）的传送控制。这里需要指出的是，在IBM/PCXT微机出现之前，所有计算机在执行指令时的取指令和执行指令这两个步骤一定是串行执行的，而8086/8088CPU中使用了指令队列技术之后，才使EU和BIU有可能并行工作。（所以说：独立是相对的，并行是部分的。）'''*从8086/8088CPU的功能结构图可以看出,这个芯片741、*执行单元执行单元中的部件主要由冯诺伊曼体系结构中的运算器和控制器的主要部分构成。运算器主要由算术逻辑运算单元ALU，暂存寄存器A、B，标志寄存器F，8个通用寄存器AX、BX、CX、DX、SP、BP、SI、DI。（1）ALU的核心是16位的全加器和16位逻辑与移位寄存器所组成，其主要功能是执行各种算术和逻辑运算并将结果送到指定的某一通用寄存器中，同时它还要将运算中的一些状态反馈到标志寄存器中。当然，它还要负责16位的有效地址的运算。'''1、*执行单元'''75（2）用寄存器组（略）（3）状态标志寄存器F（略）（4）EU控制器

EU控制器继承了传统计算机控制器的大部分功能：指令译码、时序微操作控制信号的产生与发布等，直接控制EU本身和CPU的其它部件完成指令所规定的功能。（传统CPU的控制器控制CPU和计算机的其它部件）'''（2）用寄存器组（略）'''762.总线接口单元BIU*微机在工作时，总是有许多信息需要在CPU和存储器及I/O设备之间进行传输，如CPU需要到存储器取指令、数据，CPU需要将运算结果存储到存储器或传送到某外部设备等。8086以前的微机对这些传输的控制信号全部来之于CPU内的控制器。8086以后的微机对此作为改进，对CPU内部各部件的控制信号直接来之于EU控制器，而对CPU外的存储器，I/O接口的控制信号则来之于总线控制器。

*总线接口单元的功能是在“CPU与存储器、I/O接口电路进行信息传输”时起控制作用。当然通过后面章节的学习，我们还会知道，CPU在必要的时候，还会将这个总线控制权出让给系统中的其它主控设备。'''2.总线接口单元BIU'''77前面已经说过，总线接口单元BIU的工作是控制指挥CPU和存储器及I/O接口之间的信息交换工作。这些工作的各个细节是由BIU中的几个电路实现的。（1）地址加法器∑它将16位的段基值左移4位后与从16位的内部数总线送来的偏移地址值相加后形成20位的物理地址送到地址总线，用于对存储器的寻址。如果是计算的是指令地址，则16位的偏移地址一般来之于IP寄存器。

BIU内部的4个段寄存器、一个IP指令指针寄存器的功能作用这里就不再讲了。（2）指令队列缓冲器（6或4字节）这里一个先进先出的指令队列，用于保存从存储器中取出的的若干条指令。*（这个部件不负责指令分析，这里存放的是未译码的指令。）由于总线部件中安排了这个指令队列缓冲器，EU要执行指令时，是从这个队列中取指令，而不必到存储器取指令，所以EU在执行指令时，BIU仍然可以利用总线到存储器取指令，这样就实现了EU和BIU的并行工作，使计算机的工作效率得到成倍的提升。但我们决不能因为这一点就说8086/8088是流水CPU。'''前面已经说过，总线接口单元BIU的工作是控制指挥CPU和存储782.1.4流水线技术'''2.1.4流水线技术'''79图2-3（B）8086/8088CPU并行处理示意图8086/8088CPU是CISCCPU，它对不同指令的执行步骤和执行时间是不相同的，甚至指令长度都不相同，所以无法构成真正的流水计算机。'''图2-3（B）8086/8088CPU并行处理示意图8080取指1取指2取指3取指4取指5取指6取指7取指8取指9取指10取指11取指12译码1译码2译码3译码4译码5译码6译码7译码8译码9译码10译码11取数1取数2取数3取数4取数5取数6取数7取数8取数9取数10执行1执行2执行3执行4执行5执行6执行7执行8执行9存数1存数2存数3存数4存数5存数6存数7存数8取指部件译码部件取数部件执行部件存储结果部件取指1译码1取数1执行1存数1取指2译码2取数2执行2存数2取指3译码3非流水执行情况图2-3C五级流水计算机流水示意图要求，指令码长相等，每条指令有相同的执行步骤，每个步骤执行时间相等。精简指令集（RISC）计算机符合上述要求。（但流水机并不一定是RISC机。）'''取指1取指2取指3取指4取指5取指6取指7取指8取指9取指1812.1.58086/8088CPU的最大模式和最小模式1.8086CPU的最小模式子系统图2.1.5-18086CPU的最小模式子系统*注意:MN/MX的接法,这里接高电平,若是最大模式系统,应接低电平,否则系统不能正确工作。'''2.1.58086/8088CPU的最大模式和最小模式182使用8086CPU构成一个最小模式子系统，需要有以下的最基本的配套芯片：

1）8086CPU芯片一片

2）8082(或74LS373)地址锁存器三片

3）8286(或74LS245)数据总线收发器二片

4）8284时钟发生器一片

5）数据存储器芯片若干片

6）必要的输入输出设备接口电路'''使用8086CPU构成一个最小模式子系统，需要有以下的最基本832、处于最大模式下的8086CPU子系统所谓最大模式：即系统中除了8086这一个主CPU外，还存在其它可以控制总线的从CPU，如：8087（浮点运算器），8089IOP（通道处理器）等，由于电路中有了多个的需要控制总线的设备，这就要有一个总线控制器，INTER公司提供的8288总线控制器，就是专为8086配套使用的芯片。所以，当8086处于最大模式下，除了必须要有最小模式下的那些基本配置外，电路中还必须要有一片8288总线控制器，总线控制器有的时候是要代替主CPU进行发号施令的。'''2、处于最大模式下的8086CPU子系统'''84图2.1.5-2最大模式下的8086CPU子系统

比最小模式多出了一片的8288总线控制器,CPU不再直接发出对系统总线对存储器I/O接口的控制信号,而仅发出S0、S1、S2三位总线状态信号给8288，然后由8288对总线及存储器，I/O端口进行控制。'''图2.1.5-2最大模式下的8086CPU子系统852.1.68086/8088CPU芯片引脚功能介绍

8088的第28号引脚为IO/M极性与8086的相反8088的数据总线只有8位。'''2.1.68086/8088CPU芯片引脚功能介绍

8086*8086/8088共有40个引脚，我们把这些引脚分成二个部分：1、保证CPU能够正常工作的+5V电源线引脚1个、接地线引脚2个，复位信号RESET引脚1个，CPU时钟信号输入引脚（CLK）1个，工作模式选引脚（MN/MX）1个，一共6个。这6个引脚的信号全部由外部输入，且不可悬空。2、与计算机系统总线相连的地址线/数据线，地址线/状态线复用引脚、用于控制用的命令信号线和外部请求信号线、外部状态信号线等。这34个引脚有的用于向CPU输入信息，有的用于CPU向外部发送命令及工作状态，有的用于地址及数据的传送等。有的是单向信息引脚，有的是双向信息引脚，有的甚至是三态引脚。下面,我们先全面的介绍8086CPU处于最小模式下的引脚功能，然后再介绍最大模式下引脚功能的一些变化情况。当然，也要指出8088与8086的不同之处。

'''*8086/8088共有40个引脚，我们87三态引脚功能介绍：'''三态引脚功能介绍：'''88Vcc：(40)电源信号。这是供给8086/8088芯片电源的，电源引脚Vc。接入电压为＋5V。接地线（1号引脚和20号引脚）CLK：(19)时钟信号，输入信号,CLK来源于8284时钟发生器，8088的CLK时钟频率f=5MHz,即时钟周期T为200ns,时钟信号CLK用于在8086/8088CPU和8288总线控制器中产生时序信号，控制8086/8088内部和总线设备按时序操作。

8086的时钟频率=5MHz8088的时钟频率=5MHz8086-1的时钟频率=8MHz8086-2的时钟频率=10MHz1.保证CPU能正常工作的5个引脚'''Vcc：(40)电源信号。这是供给8086/8088芯片电894）RESET：(21)

复位信号，输入。RESET来源于8284时钟发生器，当它为高电平时完成CPU复位，RESET信号必须保持有效（高电平）至少4个时钟周期，才可以完成CPU内部的复位过程。复位的工作包含将CS置为0FFFFH和将IP置为0000H，复位后，即当RESET信号由高变低时，8086/8088重新启动执行，此时，CPU将从CS：IP形成的存储器物理地址去取第一条指令，从而开始执行程序的工作。5）MN/MX(33)

单向输入引脚，当其为高电平时，CPU工作于最小模式，当其为低电平时，CPU工作于最大模式。'''4）RESET：(21)'''90与系统三总线相连的34个引脚1）AD15～AD0，（2~16、39）十六条的地址/数据分时复用线，三态功能，作为地址线时为单向输出，作为数据线时为双向（输入/输出）。如为8088CPU，则数据线仅使用低8位。其高8位A15～A8为地址线专用。2）AD19/S6～AD16/S3（35~38）高4位地址/状态复用线，三态功能，单向输出。S4，S3的含义如表4-2所示，S5=1，表示当前IF=1，CPU处于允许可屏蔽中断状态，S5=0，表示当前IF=0，CPU处于禁止可屏蔽中断状态。S6=0，表示当前CPU正与系统总线相连，S6=1，表示当前CPU与系统总线的关系处于悬空状态。'''与系统三总线相连的34个引脚'''913）BHE/S7：（8086的34#引脚）*高8位数据总线允许/状态线，输出信号，低电平有效。BHE仅用于8086。读写存储器时，BHE和A0配合使用，详见下图。S7没有定义。BHEA0传送字节所用数据引脚00同时传送高、低两个字节AD15~AD001传送奇地址单元(高字节)AD15~AD810传送偶地址单元(低字节)AD7~AD011不传送'''3）BHE/S7：（8086的34#引脚）*高8位数据总线允924）RD（32）：读命令线，单向输出，三态，低电平有效，用于将选定的存储单元或外设端口中的数据读出到数据总线。5）HOLD（31）：总线请求信号线，单向输入，高电平有效，若系统中有且仅有一片的从处理器，其若要使用总线，必须从该引脚向CPU提出总线请求。6）HLDA（30）：总线应答信号线，单向输出，高电平有效，CPU在接到HOLD信号时，向从处理器发出的总线应答信号，若该线为高电平时，CPU从内部将所有的三态总线断开，使其处于高阻抗状态，同时协处理器接管总线控制权。7）WR写命令线（29）：单向输出，三态，低电平有效，用于对选定的存储单元或外设端口进行写入操作。8）M/IO存储器/外设选择信号线（28），单向输出，三态，高电平时，表示当前地址信息对存储器操作，低电平时表示当前的地址信息对外设端口操作。向总线上发出地址信号和控制信号,从而控制总线的模块叫作总线主模块（又叫系统主模块）。通常CPU是总线主模块，此外最常见的总线主模块是DMA（直接存储器访问）控制器。'''4）RD（32）：读命令线，单向输出，三态，低电平有效，939）DT/R（27）：数据流向控制线，单向输出，三态，用于对总线收发器进行数据流向控制。高电平时控制数据从CPU流向存储器或I/O端口，低电平时控制数据从存储器或外设端口流向CPU。10）DEN（26）：单向输出，三态，这是CPU提供给数据总线收发器的一个控制信号，其为低电平有效时，表示CPU正在和存储器或I/O交换数据。当DMA控制器为主控模块时，其引脚处于高阻态（第三态）。该引脚和DT/R引脚都用于对数据总线收发器进行控制。 11）ALE（25）：地址锁存允许信号，单向输出，在每一个总线周期的T1时钟周期输出高电平有效信号，供地址锁存器锁存地址信息。在T2及以后的时钟周期无效。'''9）DT/R（27）：数据流向控制线，单向输出，三态，9412）INTA(24)中断响应信号，低电平有效，三态输出，当CPU接到外设接口的可屏蔽中断请求后，经分析判断后，认为应该响应该中断请求，CPU会通过该引脚向中断控制器8259发出二次的INTA信号作为应答。13）INTR(18)中断请求信号输入引脚，高电平有效，若从该引脚输入一个高电平信号，CPU就认为外部有一个中断请求产生，一般情况，这个信号来之于8259A中断控制器。14）NMI(17)不可屏蔽中断输入引脚，高电平有效，若从该引脚输入一个高电平，CPU认为产生了不可屏蔽中断请求。15）READY(22)准备好信号，单向输入，对于一些慢速的存储器芯片或外设，CPU无法在一个读/写总线周期内完成对其的读/写操作，一般要在T3状态之后插入TW状态，直到在READY引脚处检测到高电平的就绪信号才转入T4状态，结束读写操作。'''12）INTA(24)中断响应信号，低电平有效，三态输出9516）TEST(23)测试信号引脚，输入信号，低电平有效。这是用来测试8087协处理器工作状态的信号引脚，以使8086和8087协同工作。若TEST=0，8087当前不工作，则8086继续执行下一条指令；若TEST=1，表示8087正在工作，此时8086执行WAIT指令，等待8087工作结束。'''16）TEST(23)测试信号引脚，输入信号，低电平有效。96最大模式下的引脚功能在最大模式下，仅有24～31这八条引脚的功能发生了变化，其它引脚没有变化，下面对这八条引脚作说明：1）31、30这两条引脚的功能为RQ/GT0、RQ/GT1，每一条都为一个类似于DMA控制器的从处理器服务，当它们要使用总线时，从RQ/GT0或RQ/GT1向CPU提出总线请求，CPU的应答信号仍从原线送出。2）LOCK(29)：总线封锁信号，低电平有效，输出信号；三态。IBMPC/XT微型计算机的CPU和DMA可分别管理总线，当CPU管理总线时，LOCK为低电平，表示总线封锁，禁止DMA使用总线；LOCK为高电平表示不封锁。当DMA管理总线时，LOCK为浮空高阻。'''最大模式下的引脚功能'''973)S2,S1,S0状态线(26~28)：三态输出。这是CPU提供给8288总线控制器用来产生总线控制信号的。控制信号包括存储器读／写信号，I/O读／写信号等，见表2-1。'''3)S2,S1,S0状态线(26~28)：三态输出。这984）QS1、QS0：指令队列状态信号，输出。QS1,QS0两个信号组合起来提供了前一个时钟周期（即总线周期的前一个状态）中指令队列的状态，以便外部（如8087）对8086/8088CPU内部指令队列的操作跟踪。见表2-2'''4）QS1、QS0：指令队列状态信号，输出。QS1,QS998088最小模式下的总线状态

最小模式下引脚（8088)1)M/IO：当M/IO=0时，选择M；当IO/M=1时，选择I/O端口

2)DT/R：数据发送／接收选择信号。DT/R=0，接收数据，表示输入或者读；DT/R＝1，发送数据，表示输出或者写。

3)SS0：系统状态信号。在最小模式下，这三个信号引脚的组合意义参见表2-30'''8088最小模式下的总线状态最小模式下引脚（8088)1002.1.7CPU对存储器的管理

8086/8088对CPU的管理采用分段管理方法，在汇编语言课程中已十分详细的讲过，这里不讲了。'''2.1.7CPU对存储器的管理'''1012.2CPU子系统

8086/8088CPU芯片在具体应用中有最小模式和最大模式这两种用法。我们在前面已经给出这两种模式的CPU子系统，IBMPC/XT机型工作在最大模式下。2.2.18284时钟信号发生器向CPU提供一个占空比为1：2的频率信号，CPU及微机中的各部件的时序信号都是以此为基准。另外，8284还可输出3倍频的时钟信号OSC(15Mhz)及计算机主频的2分频信号PCLK(2.5Mhz)。选择不同的石英晶体可以得到不同的输出频率，如用于对8086/8088CPU的配套使用，则时钟频率应为5MHz。2.为外部要送给CPU的复位（RES）和就绪信号（RDY）提供整形服务。'''2.2CPU子系统向CPU提供一个占空比为1：2的频率信1022.2.28288总线控制器和8289总线仲裁器*如果一台微机系统中除了CPU之外，还有其它的一些可以控制和使用总线的协处理器（或叫主控模块），则有必要在系统中增加一片8288总线控制器，有时还要再增加一片8289总线仲载器。下面我们分几种情况展开。1）除CPU外，还有一片的8237DMA控制器，这种情况其实在最小模式下就可以，没必要增加8288或8289芯片。因为8086/8088CPU具备在最小模式下和8237配合，协调管理总线的能力。（HOLD和HLDA两个引脚与其片内的三态控制电路功能。）当然要使用最大模式也可以。2）除CPU外，系统中还有一片的8237和一片的8089通道协处理器，系统必须工作于最大模式（要使用RQ/GT0、RQ/GT1），这时必须增加一片的8288总线控制器用于发送CPU在最小模式下的一些总线控制信号。

'''2.2.28288总线控制器和8289总线仲裁器'''1033）除CPU外，系统中要使用一片8087进行浮点数运算，这时要增加一片的8288总线控制器，系统工作于最大模式。在这种配置下，系统中还可以增加两片的协处理器，如8237DMA控制器，8089通道协处理器等。4）如果系统中协处理器个数比上面第三种的情况还要多，这时要进行硬件级连操作，同时还要再增加一片的8289总线仲裁器对各处理器的总线请求进行促裁。同学们通过图2-4可以看出，8086/8088CPU在最小模式下，CPU是直接通过本身的相关引脚（24～31引脚）向存储器或I/O接口发送各种总线操作控制命令的，而在最大模式下，CPU仅向8288发送S2、S1、S0三位状态信号，8288再根据时序要求，向总线发送各种控制命令。'''3）除CPU外，系统中要使用一片8087进行浮点数运算，这时1041.8288组成原理8288的任务是接收8086/8088CPU来的三位状态信号,在CLK时钟信号的配合下,在其内部产生存储器或I/O接口的读/写控制命令和各种总线控制信号。其外部引脚和内部逻辑框图如图2-10所示。其内部共分成4个部件。左边两个模块为信号输入及分析模块，右边两个模块为命令及控制信号产生模块。下面对其相应引脚作说明：'''1.8288组成原理8288的任务是接收8105一、S2、S1、S0CPU来的总线状态信号，输入8288内部的译码电路将其译成表2-1中的相应命令输出。二、控制逻辑电路中的引脚1）CLK输入，CPU的时钟频率。2）AEN来之于DMA控制器的控制信号，其为低平时允许8288工作，其为高电平时8288不输出控制信号。3）CEN片选输入端，CEN为高电平，AEN为低平时，8288才能正常工作。4）IOB8288的工作方式设定IOB=1，控制I/O总线，否则控制系统总线。'''一、S2、S1、S0CPU来的总线状态信号，输入106三命令发生器的输出信号1）MRDC低电平有效的存储器读命令，300纳秒的低电平脉冲信号。2）MWTC低电平有效的存储器写命令，300纳秒的低电平脉冲信号。3）AMWC存储器超前写，与MWTC信号类似，只是提前一个时钟周期输出4）IORC外设端口读命令5）IOWC外设端口写命令6）AIOWCI/0端口超前写，与IOWC信号类似，只是提前一个时钟周期输出7）INTA中断响应命令控制信号发生器发出的总线控制命令1）ALE地址锁存命令2）DEN数据总线允许信号3）DT/R数据发送/接收信号4）MCE/PDEN：*当8288工作系统总线方式，并且系统中又使用了