EDA技术与实验：第8课 Testbench_第1页
EDA技术与实验：第8课 Testbench_第2页
EDA技术与实验：第8课 Testbench_第3页
EDA技术与实验：第8课 Testbench_第4页
EDA技术与实验：第8课 Testbench_第5页
已阅读5页，还剩6页未读， 继续免费阅读

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

第3章Verilog设计基础3.7Testbench3.7TestbenchTestbench主要是提供激励，包括下列几个部分module的定义，一般无输入输出端口信号的定义实例化待测试模块提供测试激励1、时钟信号的产生initialbeginclk=0;forever#(clk_period/2)clk=~clk;end2、复位信号的产生initialbeginrst=0;#100;rst=1;end`timescale命令用来说明跟在该命令后的模块的时间单位和时间精度命令格式：`timescale时间单位/时间精度例如：`timescale1ns/1ps3、完整的testbench文件`timescale1ns/1nsmodulehalf_clk_top;regclk_in;regrst;initialbeginclk_in=1;rst=1;#1000

rst=0;#1000rst=1;endalways#200clk_in=~clk_in;half_clkdai1(.clk_in(clk_in),.rst(rst),.clk_out(clk_out));endmodule4、modelsim仿真参考：/link?url=dIaci4g2YNc3V94DVtEYcBWsSKbu99RXgvUlK8FMSwgG6aZMjgJIVcIcv0f5TrzOrHkUKf4kJ2cRBl0sop9FfoypFnXde90bcYtFeHYFMVe1）建立库点File->New->Library出现下面的对话框，选择anewlibraryandalogicalmappingtoit,在LibraryName内输入要创建库的名称，然后OK，即可生成一个已经映射的新库。2）建立工程点File->New->project3）编写待测程序和testbench并编译4）仿真点simulate->StartSimulation或快捷按钮会出现startsimulate对话框。点击Design标签选择Work库下的Testbench文件，然后点OK即可，也可以直接双击Testbench文件5、建立QuartusII和modelsim的联系①完成上述工作之后需要在QuartusII中设置modelsim路径，QuartusII菜单Tools——>General——>EDAToolOptions，进行相关设置，如modelsim：②在QuartusII建立工程时，设置modelsim作为仿真软件，或者是在Assignments——>EDAToolSettings进行设置。实验自己编写一段程序，使得当rst=0时，输出信号1为四位输入信号的最高

人人文库> 全部分类> 教育资料 > 课件下载

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论