实验二 7段数码显示译码器_第1页
实验二 7段数码显示译码器_第2页
实验二 7段数码显示译码器_第3页
实验二 7段数码显示译码器_第4页
实验二 7段数码显示译码器_第5页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

1、1. 实现 BCD/七段显示译码器的“ Verilog ”语言设计。说明：7 IN3 共 5 根， 7 段译码器的逻辑表同学自行设计，要求实现功能为：输入“ 015 09F 输出结果应在数码管（共阴）上显示出来。7 74 或 4000 系列的器件只能作十进制 BCD 2 16 进制的。为了满足16 进制数的译码显示，利用Verilog 译码程序在 FPGA/CPLD 中来实现。首先要设计一段程序，该程序可用 case 语句表述方法，根据真值表写出程序。设输入的 4 位码为 IN3:0,输出控制 7 段共阴数码管的七位数据为 led76:0。首先完成 7 段 BCD 码译码器的设计。本实验中的

2、7 段译码管输出信号 led7 的 7 位分别接数码管的 7 如当 LED7 7 个段：a,b,c,d,e,f,g 分别接 1、1、1、1、0、1、1；接有高电平的段发亮，于是数码管显示4b0111: led7=7b0000111;4b1000: led7=7b1111111;4b1001: led7=7b1101111;endmodule【RLT电路】 WideOr04IN0IN1IN2IN3DATAADATABled76DATA_OUT0DATACDATADWideOr14DATAADATABDATACDATADWideOr24DATAADATABDATACDATADWideOr34DATAADATABDATACDATADWideOr44DATAADATABDATACDATADWideOr54DATAADATABDATACDATADWideOr64DATAADATABDATACDATAD【仿真和测试结果】第 - 3 - 页 共 5 页分析：图中输入为“10”对应的灯不亮。LED7 相应的 7 分别接 通过实验,我能将从书本上学到的知识应用于实践,学会了如何使用Verilog HDL文本文件进行逻辑设计输入源程序及仿真工具的使用方法,但在实验中也遇到了不少问题,多愧老师的指导。同时，我明白了：在我们遇到不明白的问

人人文库> 全部分类> 行业资料 > 信息产业

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论