数电实验报告四

1、一、 实验目的：1熟悉计数器的工作原理，掌握中规模计数器（MSI）逻辑功能及其应用。2掌握计数器的级联方法，并会用中规模计数器（MSI）实现任意进制计数器。二 实验仪器1 万用表一块一台一台一台一台一块2. 直流稳压电源3. 函数信号发生器4. 双踪示波器5. 逻辑分析仪6. 数字电路实验板三实验容1.用 VHDL语言描述模50 1HZ显示电路，在数码管上观察输出状态变化。2.设计一个计数型序列码产生电路，产生的序列码（输出Z)为1101000101。要求用FPGA 实现，并在实验箱上测试其功能，时钟设置为1KHZ，在示波器上双踪观察并记录CP，Z 的波形。四实验结果1VHDL语言描述libr

2、ary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity m50 isport(clk : in bit;rst : in bit;en:in bit;rco:out bit;q:out std_logic_vector(5 downto 0);end m50;architecture one of m50 issignal temp_q:std_logic_vector(5 downto 0);beginprocess(clk,rst)beginif (rst=0)thentemp_q=000000

3、;rco=0;elsif (clkevent and clk=1)thenif(en=1)thenif(temp_q110001)thentemp_q=temp_q+1;elsetemp_q=000000;end if;elsetemp_q=000000;end if;end if;if(temp_q=110001) thenrco=1;elserco=0;end if;end process;q=temp_q;end one;仿真波形：功能仿真时序仿真2.VHDL 语言描述library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_

4、unsigned.all;entity xuliema isport(clk : in std_logic;z: out std_logic);end xuliema;architecture one of xuliema istype state_type is (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9);signal current_state,next_state:state_type;beginprocessbeginwait until (clkevent and clk=1);current_statenext_state=s1;znext_state=s2;znext_state=s3;znext_state=s4;znext_state=s5;znext_state=s6;znext_state=s7;znext_state=s8;znext_s