数字集成电路数集作业习题答案

1、第3章3. a) VGS=2.5V，VDS=2.5V 饱和ID=(k/2)(W/L)(VGS-VT)2(1+VDS) =(11510-6/2)(2.5-0.43)2(1+0.062.5) =283.3AVGS= -0.5V，VDS= -1.25V 饱和ID=(k/2)(W/L)(VGS-VT)2(1+VDS) =(3010-6/2)(0.5-0.4)2(1+0.11.25) =0.17A b) VGS=3.3V，VDS=2.2V 线性ID=k(W/L)(VGS-VT)VDS-VDS2/2 =11510-6(3.3-0.43)2.2-2.22/2 =447.8A VGS= -2.5V，VDS=

2、-1.8V 线性ID=k(W/L)(VGS-VT)VDS-VDS2/2 =3010-6(2.5-0.4)1.8-1.82/2 =64.8A c) VGS= 0.6V，VDS= 0.1V 线性ID=k(W/L)(VGS-VT)VDS-VDS2/2 =11510-6(0.6-0.43)0.1-0.12/2 =1.38AVGS= -2.5V，VDS= -1.8V 线性ID=k(W/L)(VGS-VT)VDS-VDS2/2 =3010-6(2.5-0.4)0.7-0.72/2 =36.75A8. a)当R=10k时，VD=VDD-IR=VD=2.5-5010-6104=2.5-0.5=2V假设器件处于

3、饱和态：ID=(k/2)(W/L)(VGS-VT)2=50A= VGS-VT=0.3V =VGS=0.3+0.4=0.7V=VS=2-0.7=1.3VVmin=min(VGS-VT，VDSAT，VDS)=(0.3，0.6，0.7) =VGS-VT=饱和得证VD=2V VS=1.3V 饱和态 b)VD=2.5-301035010-6=2.5-1.5 VD=1V 假设处于线性态：ID=k(W/L)(VGS-VT)VDS-VDS2/2=50A11010-610(2-VS-0.4)(1-VS)-(1-VS)2/2=50=VS=0.93Vmin(VGS-VT，VDSAT，VDS)=（(2-0.93-0.

4、4)，0.6，0.07） =VDS=线性态得证 c)增加。因为电流恒定，VD被固定。（1+VDS)将使电流大于50A，因此VGS需要靠增加VS来降低本身的值。6对于一个短沟道器件， ID=k(W/L)(VGS-VT)Vmin-Vmin2/2(1+VDS) Vmin=min(VGS-VT，VDSAT，VDS) 开始需要确定工作区。 这些数据里的任意一组饱和的话，VT就应该是： VGS-VTVDSAT 2-VT1.4VT 在我们的工艺中，这是一个非常高的值。所以，我们假设所有的数据都服从速度饱和。过后我们将验证这个假设。 在速度饱和时， ID=k(W/L)(VGS-VT)VDSAT-VDSAT2/

5、2(1+VDS) 利用数据组1和2： ID=k(W/L)(2.5-VT0)0.6-0.62/2(1+1.8) =1812 ID=k(W/L)(2-VT0)0.6-0.62/2(1+1.8)=1297 EQ F(1812,1297) = EQ F(2.5-VT0)0.6-0.6*0.6/2,(2-VT0)0.6-0.6*0.6/2) =VT0=0.44V VT01.4V，所以1，2，3组速度饱和 利用数据组2和3： EQ F(1297,1361) = EQ F(1+1.8,1+2.5) =0.08V-1 利用数据组2和4： VT=0.587V = 1 * GB3 利用数据组2和5： VT=0.6

6、91V = 2 * GB3 因为这两个值都满足VT tpHL。因为RL=75k远大于M1的等效线性电阻。 c)静态功耗： VIN=VOL时，Vout=VOH=2.5V，因此 IVDD=0A ，所以 PVDD=0W。VIN=VOH时，Vout=VOL=46.3mV，处于线性区。计算通过M1的电流，得到IVDD=32.8mA = PVDD=82mW动态功耗：Pdyn=CLV*Vdd*fmax=3pF*(2.5V-46.3mV)*2.5V*12.2MHz=0.225mW7. a)当VIN=0V时，M1关断。M2导通，因为VGS=0 VTn2。因为没有电流通过M2，M2的漏源电压为0（线性模式）。这意

7、味着VOUT=2.5V。 b)我们假设M1处于线性模式，M2速度饱和。那么 因为Vout很小，我们可以忽略Vout2/2项。原先的方程变为：，得出Vout12mV所以我们的假设是有效的。 c)当两个管子都导通时有静态功耗。这发生在VIN=1的时候。静态功耗由下面给出： 8. a)为了确定上升时间，从翻转开始（VO=0）到翻转中点间的平均电流必须计算出来。 在翻转开始时：VO=VOL=0V。M1速度饱和，并且IDsat=1.46mA。为了得到电压摆幅，必须利用体效应计算出VOH： VOH=1.76V。因此中点是： 中点的阈值电压为：VT(Vsb=0.88V)=0.607V 利用这个阈值电压，VG

8、T=1.013V， VDS=1.62V和VDSat=0.63V，因此，晶体管M1仍然是速度饱和，得到IDSat=49.17mA。 找到VO=0V和VO=0.88V间的平均电流为：Iaverage=0.756mA。 b) c) 一半能量在晶体管M1中消耗，另一半在电阻RS中消耗。能量消耗与RS的大小无关。 d)如果一个PMOS器件代替了NMOS器件，体效应将不再存在，PMOS器件会更快。12. a)范围是从0.4V到2.07V。因为PMOS是一个弱下拉器件，NMOS是一个弱上拉器件。 b)对于一个输入从0V到2.5V的翻转，从电源获得的能量为： PMOS管将会关断，NMOS管的能量损耗将是： 对

9、于一个输入从2.5V到0V的翻转，NMOS管将会关断，从电源处没有获得能量。PMOS器件上的能量损耗为： c)当输入为高电平、电容充电时，PMOS器件关断，NMOS速度饱和。总的电压范围为从0.4V到2.04V，所以中点为1.24V。我们可以用平均电流的方法来近似计算tpLH。对于速度饱和的NMOS管： 求解V=0.4V和V=1.24V时的电流，求平均产生一个平均电流值：404A。然后： d)当Vout到达VOH时，PMOS将深度截止。因此我们只考虑NMOS。我们可以用数表达阈值电压方程如下： 这个方程只有一个变量，可以解出Vtn=0.8V15. a)最小延时发生在当通过每一个缓冲器的延时相等

10、的时候。这可以通过分别确定缓冲器的尺寸为f，f 2来实现。其中， f= EQ R(N,F) = EQ R(3,2000) =12.6。所以（=0） b)我们知道最小延时发生在f=e的时候。因此 c)(b)中的较快，但是它要消耗很大的面积。 d)功耗由下面的式子确定： 第6章2. 4. a)是。它们完成同一功能： F = () = ( + + + ) b)不是。 c)不是。电路B看起来在带有输入E的晶体管在什么关键路径上的问题上很乐观，因为它比电路A中的要更靠近输出节点。因此，如果输入E晚些到达，电路B将会比电路A快些，因为内部节点总被充电，只有输出电容需要转换。即使我们假设所有输入同时到达，但

11、这两个电路的上升和下降时间也各不相等。考虑一个E，A，B，C，D都为低电平的输入组合。电路A只有一个有体效应的器件，而电路B有四个。因为相关的Vt上升和输出电阻下降只影响电路A的一个电阻，却影响电路B的四个并行电阻，我们预期在时间波形上会有差异。7. a)为了得到VOH，令Vin为0，因为对于NMOS，VOL一般低于VT0。如果Vin=0，那么M1关断，所以PMOS拉输出至轨。所以，VOH=VDD=2.5V。 为了得到VOL，令Vin=VOH=2.5V。NMOS导通，PMOS也是。我们可以在输出节点写一个电流平衡方程：IDP+IDN=0。首先，我们必须确定每一个器件的工作区。我们可以假设NMO

12、S的VDS=VOL小于VDSAT，所以NMOS处在线性区。PMOS的VDS将会比VDSAT负得更厉害，并且VGTp = -2.1，所以PMOS速度饱和。方程因此是： 代入数值（诸如VDSAT的工艺参数出现在前面章节的表格中）得到： 解出VO，得到VOL= 31.6mV。 b)我们将从仿真的VTC中估算VIL和VIH，而不是计算电流的导数。这种方法得到低电平噪声容限约为0.47V，高电平噪声容限约为1.67V。 c)Vin为低时，NMOS关断，所以功耗为0W。Vin为高时，P=VI=2.5*IDP。我们看到a)部分中IDP的方程。代入VOL的值，我们得到 P=VI=2.5*120 A=300 W

13、 d)我们不能使用从高低翻转的V-I曲线中得来的电阻进行估算，因为PMOS始终导通。因此我们使用平均电流的方法来估算延时。高低翻转时通过PMOS的平均电流为0.5(IVDD=2.5 +IVDD=1.25)。IVDD=2.5 = 0。 IVDD=1.25 = -30(2)(-1)(-2.1+0.5) *(1+0.1(1.25) = 108uA。因此PMOS的Iavg=54uA。 对于NMOS，IVDD=2.5 = 115(16)(0.63)(2.07-.63/2)(1+0.06*2.5)=2.4mA，IVDD=1.25 = 115 (16) (0.63) *(2.07-.63/2)(1+0.06

14、*1.25) = 2.2mA。所以，NMOS的Iavg=2.3mA。电容放电的平均电流为2.3mA-54uA = 2.25mA。然后，tpHL = C*delV/Iavg = 556ps。对于tpLH，NMOS关断，所以我们可以利用等效电阻来得到翻转时间。从文中的电阻表格，我们可以计算REQ = 31k /(W/Lp) =15.5k。然后，tpLH = 0.69*C*REQ。所以tpLH = 10.7ns。tp = (tpLH + tpHL)/2 = 5.6ns。上升延时非常长，因为PMOS相对于NMOS非常弱。13.15. a)真值表如下： 电路实现一个XNOR门。 b)PMOS期间将会速度

15、饱和，NMOS传输门将会处于线性区。IDN+IDP=0，所以， 我们知道Vo=0.3V，所以我们可以代入数值，解出PMOS的W/L为7。让PMOS的尺寸为1.75/0.25。 c)不是。如果PMOS被除去，当AB=00时输出节点仍保持低电平，因为它会浮动。当输出节点处于高阻态时，PMOS器件将它拉至高电平。20. a) x = ，y = AB 这个电路没有正确实现所要求的逻辑功能。这源于这样一个事实：x是预充电至高电平，因此求值阶段一开始节点y就被放电。虽然x最后被第一级放电，y不能再被充电至高电平，因为它是一个没有通向VDD的低阻抗路径的动态节点（求值期间）。一般解决这个问题的方法是或者用多

16、米诺逻辑在两级之间放一个反相器（因此求值期间只允许每一级的输入0-1翻转），或者使用np-CMOS。 b)26. 三输入XOR门的真值表为： 因为输入是独立，同分布，一致白噪声的，每一个可能的三个输入值的组合，都有一个等于1/8的概率。由表格得出，输出等于0的概率是p0=0.5。27. a)这个图示有再收敛扇出。因为OR门的两个输入都依赖于S的值。 b)假设一个完全互补的CMOS电路：X是一个具有独立，同分布，一致白噪声输入的AND门的输出。因为只有当两个输入都等于1时输出才为1，P1=0.25。另一方面，P01=P0P1=0.251 0.25=0.1875。 Y也是一个具有独立，同分布，一致白噪声输入的AND门的输出。分析和X的一样。 如果我们描绘出图示的真值表，我们会发现P1=0.5。那么，P01 = P0P1=0.51 0.5=0.25 假设一个动态CMOS电路： 和前面的一样，对于X，P1=0.25，为了获得翻转概率，假设一个n型树动态